JPH04296078A - 埋込型半導体レ―ザ及びその製法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、埋込型半導体レ―ザ及
びその製法に関する。

【０００２】

【従来の技術】従来、図４〜図６を伴って次に述べる埋
込型半導体レ―ザの製法が提案されている。

【０００３】すなわち、ｎ型を有し且つＩｎＰでなる半
導体基板４１を用意する（図４Ａ）。

【０００４】そして、半導体基板４１上に、ｎ型を有し
且つＩｎＰでなる半導体層４２と、ｎ型不純物またはｐ
型不純物のいずれも意図的に導入させていず且つＩｎＰ
でなるクラッド層としての半導体層４３と、ｎ型不純物
またはｐ型不純物のいずれも意図的に導入させていず且
つＩｎＧａＡｓＰ系でなるガイド層としての半導体層４
４と、ｎ型不純物またはｐ型不純物のいずれも意図的に
導入させていない活性層としての半導体層４５と、ｎ型
不純物またはｐ型不純物のいずれも意図的に導入させて
いず且つＩｎＧａＡｓＰ系でなるガイド層としての半導
体層４６と、ｎ型不純物またはｐ型不純物のいずれも意
図的に導入させていず且つＩｎＰでなるクラッド層とし
ての半導体層４７と、ｐ型を有し且つＩｎＰでなるクラ
ッド層としての半導体層４８とがそれらの順に積層され
ている構成を有する半導体積層体５０を、エピタキシャ
ル成長法によって形成し、よって、半導体基板４１と半
導体積層体５０とを有する半導体基板体６０を形成する
（図４Ｂ）。この場合、活性層としての半導体層４５は
、ＩｎＧａＡｓＰ系でなり且つ薄い厚さ（例えば５０ｎ
ｍ）を有する障壁層としての半導体層４５ａとＩｎＧａ
Ａｓ系でなり且つ薄い厚さ（例えば１００ｎｍ）を有す
る井戸層としての半導体層４５ｂとが順次交互に積層さ
れている超格子量子井戸構造を有する。

【０００５】次に、半導体基板体６０上に、半導体積層
体５０側において、ストライプ状の平面パタ―ンを有し
且つ例えばＳｉＯ２　でなるマスク層６１を、そのマス
ク材層を半導体基板体６０上にスパッタリング法によっ
て形成し、次でそのマスク材層上にフォトレジストでな
るマスク層を形成し、次でマスク材層に対するフォトレ
ジストでなるマスク層をマスクとするＣ２　Ｆ６　ガス
を用いた反応性イオンエッチング処理を行うことによっ
て形成する（図４Ｃ）。

【０００６】次に、半導体基板体６０に対するマスク層
６１をマスクとするエッチング処理、例えばＢｒガスを
用いた反応性イオンエッチング処理によって、半導体基
板体６０に、マスク層６１下の領域の両側において、欠
除部６３Ｌ及び６３Ｒを半導体基板４１に達する深さに
形成し、よって、半導体基板体６０に、マスク層６１下
の領域でなるストライプ状の平面パタ―ンを有するメサ
部６４を形成する（図５Ｄ）。

【０００７】次に、エピタキシャル成長法による半導体
成長処理を行った場合、半導体層が、半導体基板体６０
の欠除部６３Ｌ及び６３Ｒに臨んでいる半導体基板４１
上には成長するが、マスク層６１上にはその材質上実質
的に成長しない、という半導体層の選択成長性があるこ
とを利用して、半導体基板体６０上へのマスク層６１を
マスクとするエピタキシャル成長法による半導体成長処
理によって、半導体基板体６０上に、ｐ型を有する半導
体層６６とｎ型を有する半導体層６７とがそれらの順に
積層されている構成を有する半導体積層体６５Ｌ及び６
５Ｒを、欠除部６３Ｌ及び６３Ｒをそれぞれ埋めるよう
に形成する（図５Ｅ）。

【０００８】次に、半導体基板体６０のメサ部６４上か
ら、マスク層６１を除去する（図５Ｆ）。

【０００９】次に、半導体基板体６０上に、メサ部６４
、及び半導体積層体６５Ｌ及び６５Ｒ上に連続延長して
いるとともに、ｐ＋　型を有し且つＩｎＧａＡｓ系でな
る電極付層としての半導体層６８を、エピタキシャル成
長法によって、形成する（図６Ｇ）。

【００１０】次に、半導体層６８上に、メサ部６４側と
は反対側において、電極層６９を形成し、また、半導体
基板４１に、メサ部６４側とは反対側において、他の電
極層７０を形成し、次で、ストライプ状のメサ部６４に
、その延長方向と直交し且つファブリペロ―の反射面と
して作用する相対向する端面（図示せず、紙面と平行）
を、半導体基板体６０を半導体積層体６５Ｌ及び６５Ｒ
、及び半導体層６８とともにへき開することによって、
形成し、埋込型半導体レ―ザを得る（図６Ｈ）。なお、
このとき、電極層６９及び７０を半導体基板体６０のへ
き開面に沿って切断する。

【００１１】以上が、従来提案されている埋込型半導体
レ―ザの製法である。

【００１２】このような従来の埋込型半導体レ―ザの製
法によって製造される従来の埋込型半導体レ―ザ（図６
Ｈ）による場合、電極層６９及び７０間に、電源を電極
層６９側を正極性として接続すれば、その電源から、電
流が、電極層６９及び７０、半導体層６８、及び半導体
基板体６０の半導体基板４１を通じて、半導体基板体６
０のメサ部６４従って、メサ部６４における活性層とし
ての半導体層４５に、その厚さ方向に横切って流れ、そ
れに応じて、活性層としての半導体層４５において発光
が得られる。そして、その光が、活性層としての半導体
層４５及びガイド層としての半導体層４４及び４６に、
クラッド層としての半導体層４３、４７及び４８によっ
て閉じ込められて伝播し、次で、半導体基板体６０の相
対向する端面上で反射し、次で、活性層としての半導体
層４５及びガイド層としての半導体層４４及び４６に、
同様に、クラッド層としての半導体層４３、４７及び４
８によって閉じ込められて伝播することを繰返し、よっ
て、レ―ザ発振が得られ、そして、そのレ―ザ発振にも
とずくレーザ光が、半導体基板体６０の一方の端面から
、外部に出射して得られる。従って、半導体レ―ザとし
ての機能が得られる。

【００１３】また、図６Ｈに示す従来の埋込型半導体レ
―ザによれば、電極層６９及び７０が、半導体基板体６
０のメサ部６４の外、半導体積層体６５Ｌ及び６５Ｒと
対向しているが、それら半導体積層体６５Ｌ及び６５Ｒ
が、ｐ型を有する半導体層６６とｎ型を有する半導体層
６７とが積層されている構成を有し、従って、内部に、
逆方向電圧が印加されるｐｎ接合を形成しているので、
上述した半導体レ―ザとしての機能が得られるとき、電
源からの電流が、半導体基板体６０のメサ部６４、従っ
て、そのメサ部６４における活性層としての半導体層４
５に、電極層６９及び７０、半導体基板体６０の半導体
基板４１及び半導体層６８を通じて、高密度に流れる。 このため、上述した半導体レ―ザとしての機能が、半導
体基板体６０のメサ部６４における活性層としての半導
体層が超格子量子井戸構造を有することと相俟って、低
い閾値電圧で且つ高い効率で得られる。

【００１４】さらに、図６Ｈに示す従来の埋込型半導体
レ―ザによれば、半導体積層体６５Ｌ及び６５Ｒが、半
導体基板体６０上に、メサ部４５を形成している欠除部
６３Ｌ及び６３Ｒを埋めるように形成されているので、
活性層としての半導体層４５を有するメサ部６４の相対
向する両側面が、半導体積層体６５Ｌ及び６５Ｒによっ
て外部の汚染などから保護されている構成を有し、従っ
て、半導体レ―ザとしての機能が長期に亘り安定に得ら
れる。

【００１５】また、図６Ｈに示す従来の埋込型半導体レ
―ザによれば、半導体積層体６５Ｌ及び６５Ｒが、半導
体基板体６０上に、メサ部４５を形成している欠除部６
３Ｌ及び６３Ｒを埋めるように形成され、そして、半導
体基板体６０上に、メサ部４５、及び半導体積層体６５
Ｌ及び６５Ｒ上に連続延長している電極付層としての半
導体層６８が形成されているので、半導体層６８を、上
面段差がないものとして形成することができ、従って、
プレナ型半導体レ―ザを提供することができる。

【００１６】また、図４〜図６で上述した従来の埋込型
半導体レ―ザの製法によれば、上述した特徴を有する従
来の埋込型半導体レ―ザを製造することができる。

【００１７】

【発明が解決しようとする課題】図６Ｈに示す従来の埋
込型半導体レ―ザの場合、上述したように、上述した半
導体レ―ザとしての機能を得るとき、電源からの電流を
、メサ部６４における活性層としての半導体層４５に高
密度に流すことができるが、その電流が活性層としての
半導体層４５に、その厚さを横切って流れ、また、活性
層としての半導体層４５が超格子量子井戸構造を有する
ので、その超格子量子井戸構造を構成している障壁層と
しての半導体層４５ｂのために、活性層としての半導体
層４５に、電源からの電流を、大きな値で流すのに一定
の限度を有していた。このため、レーザ光を大きな輝度
で得るのに一定の限度を有する、という欠点を有してい
た。

【００１８】また、図４〜図６で上述した従来の埋込型
半導体レ―ザの製法の場合、半導体成長処理を、（ｉ）
　半導体基板４１上に半導体積層体５０を形成すること
によって半導体基板体６０を形成する（図４Ｂ）ときと
、（ｉｉ）その後、半導体基板体６０上にマスク層６１
を用いたエッチング処理によって欠除部６３Ｌ及び６３
Ｒを形成することによってメサ部６４を形成し（図５Ｄ
）てから、半導体基板体６０上に、欠除部６３Ｌ及び６
３Ｒをそれぞれ埋めるように、半導体積層体６５Ｌ及び
６５Ｒを形成する（図５Ｅ）ときと、（ｉｉｉ）その後
、マスク層６１をメサ部６４上から除去し（図５Ｆ）て
から、半導体基板体６０上に、メサ部６４及び半導体積
層体６５Ｌ及び６５Ｒ上に連続延長している半導体層６
８を形成する（図６Ｇ）ときとの３回も、必要とし、従
って、埋込型半導体レ―ザを製造するのに多くの工程数
と多くの困難を伴う、という欠点を有していた。

【００１９】また、半導体基板４１上に半導体積層体５
０を形成することによって半導体基板体６０を形成し（
図４Ｃ）て後、半導体基板体６０にマスク層６１を用い
たエッチング処理によって欠除部６３Ｌ及び６３Ｒを形
成し、それによってメサ部６４を形成し（図５Ｄ）てい
るので、その後、半導体基板体６０上に、欠除部６３Ｌ
及び６３Ｒを埋めるように、半導体積層体６５Ｌ及び６
５Ｒを形成する（図５Ｅ）必要があり、そして、そのと
き、加熱を伴うことから、メサ部６４がマスク層６１に
よって覆われている状態で、加熱される。このため、メ
サ部６４とマスク層６１との間の熱膨脹係数の差によっ
て、メサ部６４、従って、活性層としての半導体層４５
に応力が与えられる。従って、メサ部６４における活性
層としての半導体層４５が初期の特性を有しているもの
から劣化している特性しか有しないものに変化し、よっ
て、埋込型半導体レ―ザを、半導体レ―ザとしての機能
が所期の特性で得られるものとして製造するのが、困難
である、という欠点を有していた。

【００２０】よって、本発明は、上述した欠点のない、
新規な埋込型半導体レ―ザ、及びその製法を提案せんと
するものである。

【００２１】

【課題を解決するための手段】本発明による埋込型半導
体レ―ザは、（ｉ）　高い比抵抗を有する半導体基板上
に、第１の導電型を有する第１の半導体領域と、第１の
導電型とは逆の第２の導電型を有する第２の半導体領域
とが、それら間にストライプ状の平面パタ―ンを有する
溝を形成するように形成され、また、（ｉｉ）上記半導
体基板上に、第１のクラッド層としての第１の半導体層
と、超格子量子井戸構造を有する活性層としての第２の
半導体層と、第２のクラッド層としての第３の半導体層
とがそれらの順に積層されている構成を有する半導体積
層体が、上記溝を埋めるように形成され、そして、（ｉ
ｉｉ）　上記第１及び第２の半導体領域上に、第１及び
第２の電極層が付されている、という構成を有する。

【００２２】また、本発明による埋込型半導体レ―ザの
製法は、（ｉ）　高い比抵抗を有する半導体基板上に、
第１の導電型を有する第１の半導体領域と第２の導電型
を有する第２の半導体領域とが並置して形成されている
第１の半導体層を形成し、且つそれによって、上記半導
体基板と上記第１の半導体層とを有する半導体基板体を
形成する工程と、（ｉｉ）上記半導体基板体上に、上記
第１の半導体層の上記第１の半導体領域の上記第２の半
導体領域側と上記第２の半導体領域の上記第１の半導体
領域側とを外部に臨ませる、上記第１及び第２の半導体
領域に対して共通なストライプ状の平面パタ―ンを有す
る窓を有するマスク層を形成する工程と、（ｉｉｉ）上
記半導体基板体に対する上記マスク層をマスクとするエ
ッチング処理によって、上記半導体基板体に、上記マス
ク層の窓に対応しているストライプ状の平面パタ―ンを
有する溝を、上記第１の半導体層側から上記半導体基板
に達する深さに形成し、且つそれによって、上記第１の
半導体層の第１及び第２の半導体領域から、上記溝を隔
てて並置している第１の導電型を有する第３の半導体領
域と第２の導電型を有する第４の半導体領域とを形成す
る工程と、（ｉｖ）上記半導体基板体上への上記マスク
層をマスクとする半導体選択成長処理によって、上記半
導体基板体上に、第１のクラッド層としての第２の半導
体層と、超格子量子井戸構造を有する活性層としての第
３の半導体層と、第２のクラッド層としての第４の半導
体層とがそれらの順に積層されている構成を有する半導
体積層体を、上記溝を埋めるように形成する工程と、（
ｖ）　上記第３及び第４の半導体領域上に、第１及び第
２の電極層をそれぞれ形成する工程とを有する。

【００２３】

【作用・効果】本発明による埋込型半導体レ―ザによれ
ば、半導体積層体が図６Ｈで前述した従来の埋込型半導
体レ―ザの半導体基板体６０を構成しているメサ部６４
に対応し、第１の半導体領域が図６Ｈで前述した従来の
埋込型半導体レ―ザの半導体基板体６０のｎ型を有する
半導体基板４１に対応し、第２の半導体領域が図６Ｈで
前述した従来の埋込型半導体レ―ザの半導体基板体６０
上に形成されている半導体層６８に対応し、第１、及び
第２の電極層が図６Ｈで前述した従来の埋込型半導体レ
―ザの半導体層６８、及び半導体基板体６０の半導体基
板４１にそれぞれ付されている電極層６９及び７０にそ
れぞれ対応している。

【００２４】従って、第１及び第２の電極層間に、図６
Ｈで前述した従来の埋込型半導体レ―ザの場合に準じて
、電源を所定の極性で接続すれば、その電源から、図６
Ｈで前述した従来の埋込型半導体レ―ザの場合に準じて
、電流が、第１及び第２の電極層、及び第１及び第２の
半導体領域を通じて、半導体積層体、従って、半導体積
層体における活性層としての第２の半導体層に流れ、そ
れに応じて、活性層としての第２の半導体層において発
光が得られる。そして、その光が、図６Ｈで前述した従
来の埋込型半導体レ―ザの場合に準じて、活性層として
の第２の半導体層に、第１及び第２のクラッド層として
の第１及び第３の半導体層によって閉じ込められて伝播
し、次で、半導体積層体の相対向する端面上で反射し、
次で、活性層としての第２の半導体層に、同様に、第１
及び第２のクラッド層としての第１及び第３の半導体層
によって閉じ込められて伝播することを繰返し、よって
、レ―ザ発振が得られ、そして、そのレ―ザ発振にもと
ずくレーザ光が、半導体積層体の一方の端面から、外部
に出射して得られる。従って、図６Ｈで前述した従来の
埋込型半導体レ―ザの場合と同様に、半導体レ―ザとし
ての機能が得られる。

【００２５】また、本発明による埋込型半導体レ―ザに
よれば、半導体積層体が、半導体基板上に、第１及び第
２の半導体領域間のストライプ状の平面パタ―ンを有す
る溝を埋めるように形成され、そして、第１及び第２の
半導体領域上にそれぞれ第１及び第２の電極層が付され
ている構成を有するので、上述した半導体レ―ザとして
の機能が得られるとき、電源からの電流が、半導体積層
体に、第１及び第２の電極層、及び第１及び第２の半導
体領域を通じて、図６Ｈで前述した従来の埋込型半導体
レ―ザの場合と同様に、高密度に流れる。このため、上
述した半導体レ―ザとしての機能が、半導体積層体にお
ける活性層としての第２の半導体層が図６Ｈで前述した
従来の埋込型半導体レ―ザの場合と同様に、超格子量子
井戸構造を有することと相俟って、低い閾値電圧で且つ
高い効率で得られる。

【００２６】さらに、半導体積層体が、半導体基板上に
、第１及び第２の半導体領域間の溝を埋めるように形成
されているので、半導体積層体の相対向する両側面が、
図６Ｈで前述した従来の埋込型半導体レ―ザの場合に準
じて、第１及び第２の半導体領域によって外部の汚染な
どから保護されている構成を有し、従って、半導体レ―
ザとしての機能が、図６Ｈで前述した従来の埋込型半導
体レ―ザの場合と同様に、長期に亘り安定に得られる。

【００２７】また、半導体積層体が、半導体基板上に、
第１及び第２の半導体領域間の溝を埋めるように形成さ
れているので、半導体積層体と第１及び第２の半導体領
域とを、上面段差がほとんどないか、あるとしても僅か
しかないものとして形成することができ、従って、図６
Ｈで前述した従来の埋込型半導体レ―ザの場合と同様に
、プレナ型半導体レ―ザを提供することができる。

【００２８】しかしながら、本発明による埋込型半導体
レ―ザの場合、上述した半導体レ―ザとしての機能を得
るとき、電源からの電流が、半導体積層体における活性
層としての第２の半導体層に、その面に沿う方向に（厚
さ方向でない）流れるので、活性層としての第２の半導
体層が、超格子量子井戸構造を有し、従ってそれを構成
している障壁層としての半導体層を有していても、活性
層としての第２の半導体層に、電源からの電流を、図６
Ｈで前述した従来の埋込型半導体レ―ザの場合に比し十
分大きな値で流すことができる。このため、レーザ光を
、図６Ｈで前述した従来の埋込型半導体レ―ザの場合に
比し十分高い輝度で得ることができる。また、本発明に
よる埋込型半導体レ―ザの製法によれば、半導体成長処
理を、（ｉ）　半導体基板上に第１及び第２の半導体領
域を形成している第１の半導体層を形成し、それによっ
て半導体基板と第１の半導体層とを有する半導体基板体
を形成するときと、（ｉｉ）半導体基板体に、ストライ
プ状の平面パタ―ンを有する溝を形成し、またそれによ
って第１及び第２の半導体領域３及び６から第３及び第
４の半導体領域を形成して後、活性層としての第３の半
導体層を有する半導体積層体を、溝を埋めるように形成
するときとの２回しか必要とせず、従って、埋込型半導
体レ―ザを、図４〜図６で前述した従来の埋込型半導体
レ―ザの製法の場合に比し少ない工程数で、容易に製造
することができる。

【００２９】また、本発明による埋込型半導体レ―ザの
製法によれば、活性層としての第３の半導体層を有する
半導体積層体を形成して後、その半導体積層体を、マス
ク層などで覆われている状態で、半導体積層体における
活性層としての第３の半導体層が初期の特性を有してい
るものから劣化している特性を有するものに変化するお
それを有するような高い温度に加熱する、というような
処理を必要としないので、埋込型半導体レ―ザを、半導
体レ―ザとしての機能が所期の特性で得られるものとし
て、容易に製造することができる。

【００３０】

【実施例】次に、図１〜図３を伴って、本発明による埋
込型半導体レ―ザ、及びその製法の実施例を、本発明に
よる埋込型半導体レ―ザの製法の実施例によって述べよ
う。

【００３１】本発明による埋込型半導体レ―ザの製法の
実施例は、次に述べる順次の工程をとって、本発明によ
る埋込型半導体レ―ザを製造する。

【００３２】すなわち、高い比抵抗を有する半導体基板
１を用意する（図１Ａ）。この場合、半導体基板１は、
ＩｎＰでなり、例えばＦｅを例えば１×１０１８ａｔｏ
ｍ・ｃｍ−３の濃度で導入していることによって、高い
比抵抗を有する。

【００３３】そして、その半導体基板１上に、ｎ型を有
する半導体層２を形成形成する（図１Ｂ）。この場合、
半導体層２は、ＩｎＰでなり、例えばＳｉを例えば１×
１０１７ａｔｏｍ・ｃｍ−３の比較的低い濃度で導入し
ている。

【００３４】次に、半導体層２に対するその上方からの
ｐ型不純物のイオンの打込処理によって、半導体層２内
に、局部的に、ｐ型の半導体領域３を半導体層２の全厚
さに亘って形成するとともに、半導体層２に対するその
上方からのｎ型不純物のイオンの打込処理によって、半
導体層２内に、そのｐ型の半導体領域３を形成していな
いｎ型の領域４において、ｎ型の半導体領域５を、半導
体領域３に近接並置して形成し、よって、半導体層２か
ら、ｐ型を有する半導体領域３と、ｎ型を有する半導体
領域４及び５でなるｎ型を有する半導体領域６とが並置
形成されている半導体層８を形成し、よって、半導体基
板１と半導体層８とを有する半導体基板体９を形成する
（図１Ｃ及びＤ）。この場合、ｐ型を有する半導体領域
３は、例えばＢｅイオンの打込処理によって形成され、
Ｂｅを１×１０１８ａｔｏｍ・ｃｍ−３の濃度で導入し
、またｎ型を有する半導体領域５は、例えばＳｉイオン
の打込処理によって、Ｓｉを１×１０１８ａｔｏｍ・ｃ
ｍ−３の濃度で導入している。

【００３５】次に、半導体基板体９上に、半導体層８の
ｐ型の半導体領域３のｎ型の半導体領域６側とｎ型の半
導体領域６のｐ型の半導体領域３側とを外部に臨ませる
、半導体領域３及６に対して共通なストライプ状の平面
パタ―ンを有する窓１１を有し且つ例えばＳｉＯ２　に
よる絶縁層でなるマスク層１０を、そのマスク材層を半
導体基板体９上にスパッタリング法によって形成し、次
でそのマスク材層上にフォトレジストでなるマスク層を
形成し、次でマスク材層に対するフォトレジストでなる
マスク層をマスクとするＣ２　Ｆ６ガスを用いた反応性
イオンエッチング処理を行うことによって形成する（図
２Ｅ及びＦ）。

【００３６】次に、半導体基板体９に対するマスク層１
０をマスクとするエッチング処理、例えばＢｒガスを用
いた反応性イオンエッチング処理によって、半導体基板
体９に、マスク層１０の窓１１に対応しているストライ
プ状の平面パタ―ンを有する溝１２を、半導体層８側か
ら半導体基板１に達する深さに形成し、よって、半導体
領域３、及び半導体領域４及び５でなる半導体領域６か
ら、溝１２を隔てて並置しているｐ型を有する半導体領
域３′と、ｎ型を有する半導体領域４′及び５′でなる
ｎ型を有する半導体領域６を形成する（図２Ｇ）。

【００３７】次に、エピタキシャル成長法による半導体
成長処理、就中有機金属分子線エピタキシャル成長法を
行った場合、半導体層が、半導体基板体９の溝１２に臨
んでいる半導体基板１上には成長するが、マスク層１０
上にはその材質上実質的に成長しない、という半導体層
の選択成長性があることを利用して、半導体基板体９上
へのマスク層１０をマスクとするエピタキシャル成長法
就中有機金属分子線エピタキシャル成長法による半導体
成長処理によって、半導体基板体９上に、ｎ型不純物ま
たはｐ型不純物のいずれも意図的に導入させていず且つ
ＩｎＰでなるクラッド層としての半導体層２１と、ｎ型
不純物またはｐ型不純物のいずれも意図的に導入させて
いず且つＩｎＧａＡｓＰ系でなるガイド層としての半導
体層２２と、ｎ型不純物またはｐ型不純物のいずれも意
図的に導入させていず且つＩｎＧａＡｓＰ系でなる活性
層としての半導体層２３と、ｎ型不純物またはｐ型不純
物のいずれも意図的に導入させていず且つＩｎＧａＡｓ
Ｐ系でなるガイド層としての半導体層２４と、ｎ型不純
物またはｐ型不純物のいずれも意図的に導入させていず
且つＩｎＰでなるクラッド層としての半導体層２５とが
それらの順に積層されている構成を有する半導体積層体
２０を、溝１２をほとんど埋めるように形成する（図３
Ｈ）。この場合、活性層としての半導体層２３は、Ｉｎ
ＧａＡｓＰ系でなり且つ薄い厚さ（例えば５０ｎｍ）を
有する障壁層としての半導体層２３ａと、ＩｎＧａＡｓ
系でなり且つ薄い厚さ（例えば１００ｎｍ）を有する井
戸層としての半導体層２３ｂとが順次交互に積層されて
いる超格子量子井戸構造を有する。

【００３８】次に、半導体基板体９上から、マスク層１
０を除去して後、半導体基板体９上に、半導体積層体２
０、及び半導体領域３′及び６′上に連続延長している
とともに、半導体領域３′及び６′をそれぞれ外部に臨
ませる窓３１及び３２を有し且つ絶縁性を有する保護膜
３０を形成する（図３Ｉ）。

【００３９】次に、保護膜３０上に、その窓３１及び３
２を通じて半導体領域３′及び６′に連結している電極
層３４及び３５を形成し、次で、半導体積層体２０に、
その延長方向と直交し且つファブリペロ―の反射面とし
て作用する相対向する端面（図示せず、紙面と平行）を
、半導体基板体９を半導体積層体２０とともにへき開す
ることによって、形成し、本発明による埋込型半導体レ
―ザを得る（図３Ｊ）。なお、このとき、電極層３４及
び３５、及び保護膜３０を半導体基板体９のへき開面に
沿って切断される。

【００４０】以上が、本発明による埋込型半導体レ―ザ
の製法である。

【００４１】図１〜図３に示す本発明による埋込型半導
体レ―ザの製法によって製造される図３Ｊに示す本発明
による埋込型半導体レ―ザによれば、半導体積層体２０
が図６Ｈで前述した従来の埋込型半導体レ―ザの半導体
基板体６０を構成しているメサ部６４に対応し、ｎ型を
有する半導体領域６′が図６Ｈで前述した従来の埋込型
半導体レ―ザの半導体基板体６０のｎ型を有する半導体
基板４１に対応し、ｐ型を有する半導体領域３′が図６
Ｈで前述した従来の埋込型半導体レ―ザの半導体基板体
６０上に形成されているｐ型を有する半導体層６８に対
応し、電極層３４、及び３５が、図６Ｈで前述した従来
の埋込型半導体レ―ザの半導体層６８、及び半導体基板
体６０の半導体基板４１にそれぞれ付されている電極層
６９及び７０にそれぞれ対応している。

【００４２】従って、電極層３４及び３５間に、図６Ｈ
で前述した従来の埋込型半導体レ―ザの場合に準じて、
電源を、電極層３４側を正とする極性で接続すれば、そ
の電源から、図６Ｈで前述した従来の埋込型半導体レ―
ザの場合に準じて、電流が、電極層３４及び３５、及び
半導体領域３′及び６′を通じて、半導体積層体２０、
従って、半導体積層体２０における活性層としての半導
体層２３に流れ、それに応じて、活性層としての半導体
層２３において発光が得られる。そして、その光が、図
６Ｈで前述した従来の埋込型半導体レ―ザの場合に準じ
て、活性層としての半導体層２３及びガイド層としての
半導体層２２及び２４に、クラッド層としての半導体層
２１及び２５によって閉じ込められて伝播し、次で、半
導体積層体２０の相対向する端面上で反射し、次で、活
性層としての半導体層２３及びガイド層としての半導体
層２２及び２４に、同様に、クラッド層としての半導体
層２１及び２５によって閉じ込められて伝播することを
繰返し、よって、レ―ザ発振が得られ、そして、そのレ
―ザ発振にもとずくレーザ光が、半導体積層体２０の一
方の端面から、外部に出射して得られる。従って、図６
Ｈで前述した従来の埋込型半導体レ―ザの場合と同様に
、半導体レ―ザとしての機能が得られる。

【００４３】また、図３Ｊに示す本発明による埋込型半
導体レ―ザによれば、半導体積層体２０が、半導体基板
１上に、半導体領域３′及び６′間のストライプ状の平
面パタ―ンを有する溝１２を埋めるように形成され、そ
して、半導体領域３′及び６′上にそれぞれ電極層３４
及び３５が付されている構成を有するので、上述した半
導体レ―ザとしての機能が得られるとき、電源からの電
流が、半導体積層体２０に、電極層３４及び３５、及び
半導体領域３′及び６′を通じて、図６Ｈで前述した従
来の埋込型半導体レ―ザの場合と同様に、高密度に流れ
る。このため、上述した半導体レ―ザとしての機能が、
半導体積層体２０における活性層としての半導体層２３
が図６Ｈで前述した従来の埋込型半導体レ―ザの場合と
同様に超格子量子井戸構造を有することと相俟って、低
い閾値電圧で且つ高い効率で得られる。

【００４４】さらに、半導体積層体２０が、半導体基板
１上に、半導体領域３′及び６′間の溝１２を埋めるよ
うに形成されているので、半導体積層体２０の相対向す
る両側面が、図６Ｈで前述した従来の埋込型半導体レ―
ザの場合に準じて、半導体領域３′及び６′によって外
部の汚染などから保護されている構成を有し、従って、
半導体レ―ザとしての機能が、図６Ｈで前述した従来の
埋込型半導体レ―ザの場合と同様に、長期に亘り安定に
得られる。

【００４５】また、半導体積層体２０が、半導体基板１
上に、半導体領域３′及び６′間の溝１２を埋めるよう
に形成されているので、半導体積層体２０と半導体領域
３′及び６′とを、上面段差がほとんどないか、あると
しても僅かしかないものとして形成することができ、従
って、図６Ｈで前述した従来の埋込型半導体レ―ザの場
合と同様に、プレナ型半導体レ―ザを提供することがで
きる。

【００４６】しかしながら、図３Ｊに示す本発明による
埋込型半導体レ―ザの場合、上述した半導体レ―ザとし
ての機能を得るとき、電源からの電流が、半導体積層体
２０における活性層としての半導体層２３に、その面に
沿う方向に（厚さ方向でない）流れるので、活性層とし
ての半導体層２３が超格子量子井戸構造を有し、従って
それを構成している障壁層としての半導体層２３ａを有
していても、活性層としての半導体層２３に、電源から
の電流を、図６Ｈで前述した従来の埋込型半導体レ―ザ
の場合に比し十分大きな値で流すことができる。このた
め、レーザ光を、図６Ｈで前述した従来の埋込型半導体
レ―ザの場合に比し十分高い輝度で得ることができる。

【００４７】また、図１〜図３に示す本発明による埋込
型半導体レ―ザの製法によれば、半導体成長処理を、（
ｉ）　半導体基板１上に半導体領域３及び６を形成して
いる半導体層８を形成し、それによって半導体基板１と
半導体層８とを有する半導体基板体９を形成する（図１
Ｂ〜Ｄ）ときと、（ｉｉ）半導体基板体９に、ストライ
プ状の平面パタ―ンを有する溝１２を形成し、またそれ
によって半導体領域３及び６から半導体領域３′及び６
′を形成し（図２Ｇ）て後、活性層としての半導体層２
３を有する半導体積層体２０を溝１２を埋めるように形
成する（図３Ｈ）ときとの２回しか必要とせず、従って
、埋込型半導体レ―ザを、図４〜図６で前述した従来の
埋込型半導体レ―ザの製法の場合に比し少ない工程数で
、容易に製造することができる。

【００４８】また、図１〜図３に示す本発明による埋込
型半導体レ―ザの製法によれば、活性層としての半導体
層２３を有する半導体積層体２０を形成して後、その半
導体積層体２０を、マスク層などで覆われている状態で
、半導体積層体２０における活性層としての半導体層２
３が初期の特性を有しているものから劣化している特性
を有するものに変化するおそれを有するような高い温度
に加熱する、というような処理を必要としないので、埋
込型半導体レ―ザを、半導体レ―ザとしての機能が所期
の特性で得られるものとして、容易に製造することがで
きる。

【００４９】なお、上述においては、埋込型半導体レ―
ザでみたとき、ｎ型を有する半導体領域６′が、ｎ型を
有する半導体領域４′及び５′からなる場合につき述べ
たが、ｎ型を有する半導体領域６′を半導体領域５′と
同程度に高いｎ型不純物濃度を有する単層のｎ型半導体
層からなるものとすることができ、また、これに応じて
、埋込型半導体レ―ザの製法でみたとき、半導体基板１
上に半導体層２を形成する工程（図１Ｂ）において、そ
の半導体層２を比較的高いｎ型不純物濃度を有するもの
として形成することによって、半導体層２からｐ型を有
する半導体領域３とｎ型を有する半導体領域４及び５か
らなる半導体領域６とを有する半導体層８を形成する工
程（図１Ｄ）における半導体領域５を形成する工程を省
略し、半導体領域６を半導体領域４からのみでなるもの
として形成するようにすることもできる。

【００５０】また、上述においては、活性層としての半
導体層２３を有する半導体積層体２０に、ガイド層とし
ての半導体層２２及び２４を有せしめる場合について述
べたが、それらを省略することもできる。

【００５１】さらに、上述においては、半導体積層体２
０を、有機金属分子線エピタキシャル成長法によって形
成する場合を述べたが、他のそれ自体は公知の種々のエ
ピタキシャル成長法によって形成することもできる。

【００５２】また、上述した本発明の実施例において、
「ｎ型」を「ｐ型」に、「ｐ型」を「ｎ型」に読み替え
た構成とすることもでき、さらに、半導体基板１、半導
体領域３′及び６′、半導体積層体２０を構成している
半導体層、マスク層１０などの材料を、上例の場合から
変更することもでき、その他、本発明の精神を脱するこ
となしに、種々の変型、変更をなし得るであろう。

【図面の簡単な説明】

【図１】本発明による埋込型半導体レ―ザの製法の実施
例を示す、順次の工程における略線的断面図（Ａ、Ｂ、
Ｄ）及び平面図（Ｃ）である。

【図２】本発明による埋込型半導体レ―ザの製法の実施
例を示す、図１に示す順次の工程に続く、順次の工程に
おける略線的平面図（Ｅ）及び断面図（Ｆ、Ｇ）である
。

【図３】本発明による埋込型半導体レ―ザの製法の実施
例を示す、図２に示す順次の工程に続く、順次の工程に
おける略線的断面図である。

【図４】従来の埋込型半導体レ―ザの製法を示す、順次
の工程における略線的断面図である。

【図５】従来の埋込型半導体レ―ザの製法を示す、図４
に示す順次の工程に続く、順次の工程における略線的断
面図である。

【図６】従来の埋込型半導体レ―ザの製法を示す、図５
に示す順次の工程に続く、順次の工程における略線的断
面図である。

【符号の説明】

１　　　　　　　　　　　　　　半導体基板２　　　　
　　　　　　　　　　半導体層３、３′　　　　　　　
　半導体領域 ４　　　　　　　　　　　　　　半導体領域５　　　　
　　　　　　　　　　半導体領域６、６′　　　　　　
　　半導体領域 ８　　　　　　　　　　　　　　半導体層９　　　　　
　　　　　　　　　半導体基板体１０　　　　　　　　
　　　　　　マスク層１１　　　　　　　　　　　　　
　窓 １２　　　　　　　　　　　　　　溝 ２１、２５　　　　　　　　クラッド層としての半導体
層２２、２４　　　　　　　　ガイド層としての半導体
層２３　　　　　　　　　　　　　　活性層としての半
導体層２３ａ　　　　　　　　　　　　障壁層としての
半導体層２３ｂ　　　　　　　　　　　　井戸層として
の半導体層３０　　　　　　　　　　　　　　保護膜３
１、３２　　　　　　　　窓 ３４、３５　　　　　　　　電極層 ４１　　　　　　　　　　　　　　半導体基板４２　　
　　　　　　　　　　　　半導体層４５　　　　　　　
　　　　　　　活性層としての半導体層４５ａ　　　　
　　　　　　　　障壁層としての半導体層４５ｂ　　　
　　　　　　　　　井戸層としての半導体層４６　　　
　　　　　　　　　　　ガイド層としての半導体層５０
　　　　　　　　　　　　　　半導体積層体６０　　　
　　　　　　　　　　　半導体基板体６１　　　　　　
　　　　　　　　マスク層６３Ｌ、６３Ｒ　　　　欠除
部 ６５Ｌ、６５Ｒ　　　　半導体積層体 ６６、６７　　　　　　　　半導体層 ６４　　　　　　　　　　　　　　メサ部６９、７０　
　　　　　　　電極層

Claims (2)

【特許請求の範囲】
1. 【請求項１】　　高い比抵抗を有する半導体基板上に、
   第１の導電型を有する第１の半導体領域と、第１の導電
   型とは逆の第２の導電型を有する第２の半導体領域とが
   、それら間にストライプ状の平面パタ―ンを有する溝を
   形成するように形成され、上記半導体基板上に、第１の
   クラッド層としての第１の半導体層と、超格子量子井戸
   構造を有する活性層としての第２の半導体層と、第２の
   クラッド層としての第３の半導体層とがそれらの順に積
   層されている構成を有する半導体積層体が、上記溝を埋
   めるように形成され、上記第１及び第２の半導体領域上
   に、第１及び第２の電極層が付されていることを特徴と
   する埋込型半導体レ―ザ。
2. 【請求項２】　　高い比抵抗を有する半導体基板上に、
   第１の導電型を有する第１の半導体領域と第２の導電型
   を有する第２の半導体領域とが並置して形成されている
   第１の半導体層を形成し、且つそれによって、上記半導
   体基板と上記第１の半導体層とを有する半導体基板体を
   形成する工程と、上記半導体基板体上に、上記第１の半
   導体層の上記第１の半導体領域の上記第２の半導体領域
   側と上記第２の半導体領域の上記第１の半導体領域側と
   を外部に臨ませる、上記第１及び第２の半導体領域に対
   して共通なストライプ状の平面パタ―ンを有する窓を有
   するマスク層を形成する工程と、上記半導体基板体に対
   する上記マスク層をマスクとするエッチング処理によっ
   て、上記半導体基板体に、上記マスク層の窓に対応して
   いるストライプ状の平面パタ―ンを有する溝を、上記第
   １の半導体層側から上記半導体基板に達する深さに形成
   し、且つそれによって、上記第１の半導体層の第１及び
   第２の半導体領域から、上記溝を隔てて並置している第
   １の導電型を有する第３の半導体領域と第２の導電型を
   有する第４の半導体領域とを形成する工程と、上記半導
   体基板体上への上記マスク層をマスクとする半導体選択
   成長処理によって、上記半導体基板体上に、第１のクラ
   ッド層としての第２の半導体層と、超格子量子井戸構造
   を有する活性層としての第３の半導体層と、第２のクラ
   ッド層としての第４の半導体層とがそれらの順に積層さ
   れている構成を有する半導体積層体を、上記溝を埋める
   ように形成する工程と、上記第３及び第４の半導体領域
   上に、第１及び第２の電極層をそれぞれ形成する工程と
   を有することを特徴とする埋込型半導体レ―ザの製法。