JPH04297065A - 半導体装置 - Google Patents
半導体装置Info
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- JPH04297065A JPH04297065A JP3048006A JP4800691A JPH04297065A JP H04297065 A JPH04297065 A JP H04297065A JP 3048006 A JP3048006 A JP 3048006A JP 4800691 A JP4800691 A JP 4800691A JP H04297065 A JPH04297065 A JP H04297065A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】この発明は、半導体装置に関し、
さらに詳しくは、積層キャパシタ型の相互に隣接した複
数のメモリセル部を有するダイナミックＲＡＭの改良構
造に係るものである。
さらに詳しくは、積層キャパシタ型の相互に隣接した複
数のメモリセル部を有するダイナミックＲＡＭの改良構
造に係るものである。
【０００２】
【従来の技術】従来例でのこの種の積層キャパシタ型の
相互に隣接した複数のメモリセル部を有するダイナミッ
クＲＡＭの概要構成を図７（ａ），（ｂ） に示す。
相互に隣接した複数のメモリセル部を有するダイナミッ
クＲＡＭの概要構成を図７（ａ），（ｂ） に示す。
【０００３】図７（ａ） は、従来の積層キャパシタ型
の相互に隣接した複数のメモリセル部を有するダイナミ
ックＲＡＭの概要構成を図７（ｂ） の ＶＩＩａ−Ｖ
ＩＩａ線部に対応して示す断面模式図であり、図７（ｂ
）は、同上図７（ａ） の平面パターン図である。
の相互に隣接した複数のメモリセル部を有するダイナミ
ックＲＡＭの概要構成を図７（ｂ） の ＶＩＩａ−Ｖ
ＩＩａ線部に対応して示す断面模式図であり、図７（ｂ
）は、同上図７（ａ） の平面パターン図である。
【０００４】これらの図７（ａ），（ｂ） に示すダイ
ナミックＲＡＭの構成において、符号１は装置の基板と
しての，こゝでは、ｐ−型のシリコン基板である。
ナミックＲＡＭの構成において、符号１は装置の基板と
しての，こゝでは、ｐ−型のシリコン基板である。
【０００５】また、２は通常の場合，多結晶シリコン層
を用いて形成されるワード線、３は当該ワード線２に直
交してメモリセル部構造の上方に配置され、通常では、
金属層，金属シリサイド層を用いて形成されるビット線
であり、４は通常の場合，多結晶シリコン層を用いて形
成され、キャパシタの一方の電極となるストレージノー
ド、５は通常の場合，シリコン酸化膜，シリコン窒化膜
などにより形成されるキャパシタの誘電膜、６は通常の
場合，多結晶シリコン層を用いて形成され、キャパシタ
の他方の電極となるセルプレートであって、これらは、
それぞれに下部側から、ストレージノード４，誘電膜５
，およびセルプレート６の順に配置されて、個々のメモ
リセル部構造，ひいては、そのキャパシタ領域を構成す
る。
を用いて形成されるワード線、３は当該ワード線２に直
交してメモリセル部構造の上方に配置され、通常では、
金属層，金属シリサイド層を用いて形成されるビット線
であり、４は通常の場合，多結晶シリコン層を用いて形
成され、キャパシタの一方の電極となるストレージノー
ド、５は通常の場合，シリコン酸化膜，シリコン窒化膜
などにより形成されるキャパシタの誘電膜、６は通常の
場合，多結晶シリコン層を用いて形成され、キャパシタ
の他方の電極となるセルプレートであって、これらは、
それぞれに下部側から、ストレージノード４，誘電膜５
，およびセルプレート６の順に配置されて、個々のメモ
リセル部構造，ひいては、そのキャパシタ領域を構成す
る。
【０００６】そして、７は通常の場合，アルミ合金を用
いることで、前記ワード線２と１対１に配置されて、当
該ワード線２に信号を伝達する金属配線を示し、８は当
該金属配線７を覆うようにして、通常では、シリコン酸
化膜，シリコン窒化膜などにより形成されるパッシベー
ション膜であり、９は前記シリコン基板１上にあって隣
接する各素子間の相互を分離して厚く形成される素子分
離用酸化膜、１０は通常の場合，シリコン酸化膜，リン
ガラス膜，ボロンリンガラス膜などにより形成されて前
記各部の相互を絶縁する層間絶縁膜である。
いることで、前記ワード線２と１対１に配置されて、当
該ワード線２に信号を伝達する金属配線を示し、８は当
該金属配線７を覆うようにして、通常では、シリコン酸
化膜，シリコン窒化膜などにより形成されるパッシベー
ション膜であり、９は前記シリコン基板１上にあって隣
接する各素子間の相互を分離して厚く形成される素子分
離用酸化膜、１０は通常の場合，シリコン酸化膜，リン
ガラス膜，ボロンリンガラス膜などにより形成されて前
記各部の相互を絶縁する層間絶縁膜である。
【０００７】さらに、１１は前記セルプレート６に開口
された開口部１４を通すことで、前記シリコン基板１上
に選択的に拡散形成した一方のｎ＋型の活性領域１３ａ
に対して、前記ビット線３を接続させるコンタクト部で
あり、１２は前記シリコン基板１上に選択的に拡散形成
した他方のｎ＋型の活性領域１３ｂに対して、前記スト
レージノード４を接続させるコンタクト部である。
された開口部１４を通すことで、前記シリコン基板１上
に選択的に拡散形成した一方のｎ＋型の活性領域１３ａ
に対して、前記ビット線３を接続させるコンタクト部で
あり、１２は前記シリコン基板１上に選択的に拡散形成
した他方のｎ＋型の活性領域１３ｂに対して、前記スト
レージノード４を接続させるコンタクト部である。
【０００８】すなわち，前記構成から明らかなように、
従来の積層キャパシタ型の相互に隣接した複数のメモリ
セル部を有するダイナミックＲＡＭにおいては、該当メ
モリセル部でのキャパシタ領域が、隣接するメモリセル
部でのキャパシタ領域内に侵入することにないような構
造になっている。
従来の積層キャパシタ型の相互に隣接した複数のメモリ
セル部を有するダイナミックＲＡＭにおいては、該当メ
モリセル部でのキャパシタ領域が、隣接するメモリセル
部でのキャパシタ領域内に侵入することにないような構
造になっている。
【０００９】
【発明が解決しようとする課題】しかしながら、以上の
ように構成される従来の積層キャパシタ型の相互に隣接
した複数のメモリセル部を有するダイナミックＲＡＭの
場合にあっては、各メモリセル部でのビット線３を活性
領域１３ａにコンタクトさせるために、セルプレート６
に対して開口部１４を開口形成させる必要があり、また
、全ての各メモリセル部でのキャパシタ領域においては
、これを構造的にみるとき、そのストレージノード４が
、セルプレート６の下部側にのみ配置されているので、
相互に隣接するメモリセル部間では、それぞれのストレ
ージノード４自体が邪魔になって、そのキャパシタ領域
を横方向に広げることができず、個々のキャパシタ面積
の拡大を図り得ないという問題点があった。
ように構成される従来の積層キャパシタ型の相互に隣接
した複数のメモリセル部を有するダイナミックＲＡＭの
場合にあっては、各メモリセル部でのビット線３を活性
領域１３ａにコンタクトさせるために、セルプレート６
に対して開口部１４を開口形成させる必要があり、また
、全ての各メモリセル部でのキャパシタ領域においては
、これを構造的にみるとき、そのストレージノード４が
、セルプレート６の下部側にのみ配置されているので、
相互に隣接するメモリセル部間では、それぞれのストレ
ージノード４自体が邪魔になって、そのキャパシタ領域
を横方向に広げることができず、個々のキャパシタ面積
の拡大を図り得ないという問題点があった。
【００１０】この発明は、従来のこのような問題点を改
善するためになされたもので、その目的とするところは
、メモリセル部構造において、相互に隣接するメモリセ
ル部でのキャパシタ領域の範囲内をも自己のキャパシタ
領域の一部に活用して個々のキャパシタ面積の拡大を図
り得るようにした，この種の半導体装置，こゝでは、積
層キャパシタ型の相互に隣接した複数のメモリセル部を
有するダイナミックＲＡＭを提供することである。
善するためになされたもので、その目的とするところは
、メモリセル部構造において、相互に隣接するメモリセ
ル部でのキャパシタ領域の範囲内をも自己のキャパシタ
領域の一部に活用して個々のキャパシタ面積の拡大を図
り得るようにした，この種の半導体装置，こゝでは、積
層キャパシタ型の相互に隣接した複数のメモリセル部を
有するダイナミックＲＡＭを提供することである。
【００１１】
【課題を解決するための手段】前記の目的を達成するた
めに、この発明に係る半導体装置は、積層キャパシタ型
の相互に隣接した複数のメモリセル部を少なくとも有す
るダイナミックＲＡＭにおいて、前記各メモリセル部の
キャパシタ領域を、基板側対応の下部側から、セルプレ
ート，誘電膜，およびストレージノードの順に配置して
構成させると共に、各メモリセル部でのキャパシタ領域
の下部側に形成されるセルプレートに開口部を形成させ
、また、上部側に形成されるストレージノードを当該開
口部との間に誘電膜を介し下方に引き出して基板上の所
定活性領域に接続させ、かつ当該引き出したストレージ
ノードの該当部分を、隣接するメモリセル部でのキャパ
シタ領域のセルプレートの下部側へ誘電膜を介し延長さ
せて、当該延長部分対応にキャパシタ面積を拡大させた
ことを特徴とするものである。
めに、この発明に係る半導体装置は、積層キャパシタ型
の相互に隣接した複数のメモリセル部を少なくとも有す
るダイナミックＲＡＭにおいて、前記各メモリセル部の
キャパシタ領域を、基板側対応の下部側から、セルプレ
ート，誘電膜，およびストレージノードの順に配置して
構成させると共に、各メモリセル部でのキャパシタ領域
の下部側に形成されるセルプレートに開口部を形成させ
、また、上部側に形成されるストレージノードを当該開
口部との間に誘電膜を介し下方に引き出して基板上の所
定活性領域に接続させ、かつ当該引き出したストレージ
ノードの該当部分を、隣接するメモリセル部でのキャパ
シタ領域のセルプレートの下部側へ誘電膜を介し延長さ
せて、当該延長部分対応にキャパシタ面積を拡大させた
ことを特徴とするものである。
【００１２】
【作用】従って、この発明に係る半導体装置では、各メ
モリセル部でのキャパシタ領域を、基板側対応の下部側
から、セルプレート，誘電膜，ストレージノードの順に
配置させ、かつ下部側のセルプレートの開口部に誘電膜
の介在で上部側のストレージノードを通して下方に引き
出し、当該引き出したストレージノードの該当部分を、
隣接するメモリセル部でのキャパシタ領域のセルプレー
トの下部側へ誘電膜を介して延長させたので、当該延長
部分対応に該当キャパシタ面積の拡大を図り得るのであ
る。
モリセル部でのキャパシタ領域を、基板側対応の下部側
から、セルプレート，誘電膜，ストレージノードの順に
配置させ、かつ下部側のセルプレートの開口部に誘電膜
の介在で上部側のストレージノードを通して下方に引き
出し、当該引き出したストレージノードの該当部分を、
隣接するメモリセル部でのキャパシタ領域のセルプレー
トの下部側へ誘電膜を介して延長させたので、当該延長
部分対応に該当キャパシタ面積の拡大を図り得るのであ
る。
【００１３】
【実施例】以下，この発明に係る半導体装置の一実施例
につき、図１（ａ），（ｂ） と、図２ないし図６とを
参照して詳細に説明する。
につき、図１（ａ），（ｂ） と、図２ないし図６とを
参照して詳細に説明する。
【００１４】図１（ａ） は、この実施例を適用した積
層キャパシタ型の相互に隣接した複数のメモリセル部を
有するダイナミックＲＡＭの概要構成を図１（ｂ） の
Ｉａ−Ｉａ 線部に対応して示す断面模式図であり、図
１（ｂ） は、同上図１（ａ） の平面パターン図であ
る。
層キャパシタ型の相互に隣接した複数のメモリセル部を
有するダイナミックＲＡＭの概要構成を図１（ｂ） の
Ｉａ−Ｉａ 線部に対応して示す断面模式図であり、図
１（ｂ） は、同上図１（ａ） の平面パターン図であ
る。
【００１５】これらの図１（ａ），（ｂ） に示すダイ
ナミックＲＡＭの構成においても、符号１は装置の基板
としての，こゝでは、ｐ−型のシリコン基板である。
ナミックＲＡＭの構成においても、符号１は装置の基板
としての，こゝでは、ｐ−型のシリコン基板である。
【００１６】また、２は通常の場合，多結晶シリコン層
を用いて形成されるワード線を示しており、３は当該ワ
ード線２に直交した状態でメモリセル部構造の下方に絶
縁配置されると共に、前記シリコン基板１上に選択的に
拡散形成した一方のｎ＋型の活性領域１３ａに対してコ
ンタクト部１１で接続され、通常では、金属層，金属シ
リサイド層を用いて形成されるビット線である。
を用いて形成されるワード線を示しており、３は当該ワ
ード線２に直交した状態でメモリセル部構造の下方に絶
縁配置されると共に、前記シリコン基板１上に選択的に
拡散形成した一方のｎ＋型の活性領域１３ａに対してコ
ンタクト部１１で接続され、通常では、金属層，金属シ
リサイド層を用いて形成されるビット線である。
【００１７】また、４は通常の場合，多結晶シリコン層
を用いて形成され、キャパシタの一方の電極となるスト
レージノード、５は通常の場合，シリコン酸化膜，シリ
コン窒化膜などにより形成されるキャパシタの誘電膜、
６は通常の場合，多結晶シリコン層を用いて形成され、
キャパシタの他方の電極となるセルプレートを示し、こ
れらのそれぞれは、前記した従来の場合とは全く反対に
、下部側から、セルプレート６，誘電膜５，およびスト
レージノード４の順に配置させることで、個々のメモリ
セル部構造，ひいては、そのキャパシタ領域を構成して
おり、そして、こゝでは、下部側に形成されるセルプレ
ート６の所定位置に開口した開口部１５に対し、上部側
に形成されるストレージノード４の一部を、当該開口部
１５との間で誘電膜５の一部を介し下方に引き出して、
前記シリコン基板１上に選択的に拡散形成した他方のｎ
＋型の活性領域１３ｂにコンタクト部１２で接続させる
と共に、開口部１５を通したストレージノード部分４ａ
を、隣接するメモリセル部でのキャパシタ領域の該当す
るストレージノード４が存在しないセルプレート６の下
部側に対し、同様に誘電膜５を介して延長形成させ、当
該隣接キャパシタ領域側に延長したストレージノード部
分４ａに対応する相当分だけ、そのキャパシタ面積を拡
大させてある。
を用いて形成され、キャパシタの一方の電極となるスト
レージノード、５は通常の場合，シリコン酸化膜，シリ
コン窒化膜などにより形成されるキャパシタの誘電膜、
６は通常の場合，多結晶シリコン層を用いて形成され、
キャパシタの他方の電極となるセルプレートを示し、こ
れらのそれぞれは、前記した従来の場合とは全く反対に
、下部側から、セルプレート６，誘電膜５，およびスト
レージノード４の順に配置させることで、個々のメモリ
セル部構造，ひいては、そのキャパシタ領域を構成して
おり、そして、こゝでは、下部側に形成されるセルプレ
ート６の所定位置に開口した開口部１５に対し、上部側
に形成されるストレージノード４の一部を、当該開口部
１５との間で誘電膜５の一部を介し下方に引き出して、
前記シリコン基板１上に選択的に拡散形成した他方のｎ
＋型の活性領域１３ｂにコンタクト部１２で接続させる
と共に、開口部１５を通したストレージノード部分４ａ
を、隣接するメモリセル部でのキャパシタ領域の該当す
るストレージノード４が存在しないセルプレート６の下
部側に対し、同様に誘電膜５を介して延長形成させ、当
該隣接キャパシタ領域側に延長したストレージノード部
分４ａに対応する相当分だけ、そのキャパシタ面積を拡
大させてある。
【００１８】さらに、こゝでも、７は通常の場合，アル
ミ合金を用いることで、前記ワード線２と１対１に配置
されて、当該ワード線２に信号を伝達する金属配線を示
し、８は当該金属配線７を覆うようにして、通常では、
シリコン酸化膜，シリコン窒化膜などにより形成される
パッシベーション膜であり、かつまた、９は前記シリコ
ン基板１上にあって隣接する各素子間の相互を分離して
厚く形成される素子分離用酸化膜、１０は通常の場合，
シリコン酸化膜，リンガラス膜，ボロンリンガラス膜な
どにより形成されて前記各部の相互を絶縁する層間絶縁
膜である。
ミ合金を用いることで、前記ワード線２と１対１に配置
されて、当該ワード線２に信号を伝達する金属配線を示
し、８は当該金属配線７を覆うようにして、通常では、
シリコン酸化膜，シリコン窒化膜などにより形成される
パッシベーション膜であり、かつまた、９は前記シリコ
ン基板１上にあって隣接する各素子間の相互を分離して
厚く形成される素子分離用酸化膜、１０は通常の場合，
シリコン酸化膜，リンガラス膜，ボロンリンガラス膜な
どにより形成されて前記各部の相互を絶縁する層間絶縁
膜である。
【００１９】しかして、前記構成の実施例による積層キ
ャパシタ型の相互に隣接した複数のメモリセル部を有す
るダイナミックＲＡＭについては、周知の従来手段を採
用することで、例えば、図２ないし図６として主要な工
程順に示すように容易に製造し得るのであり、こゝでは
、その製造手順に関し、当該図２ないし図６の各工程で
製造される構成について簡単に述べることゝする。
ャパシタ型の相互に隣接した複数のメモリセル部を有す
るダイナミックＲＡＭについては、周知の従来手段を採
用することで、例えば、図２ないし図６として主要な工
程順に示すように容易に製造し得るのであり、こゝでは
、その製造手順に関し、当該図２ないし図６の各工程で
製造される構成について簡単に述べることゝする。
【００２０】すなわち，図２に示す第１の製造工程では
、シリコン基板１上の該当位置にあって、厚い素子分離
用酸化膜９の形成をなし、また、各活性領域１３ａ，１
３ｂの選択的な拡散形成と、ワード線２の選択形成と、
それに、層間絶縁膜１０を所要部に介した上での前記活
性領域１３ａへのコンタクト部１１を通した接続を含む
ビット線３の選択形成とを行ない、さらに、層間絶縁膜
１０に対して、前記活性領域１３ｂに対応するコンタク
ト部１２の開口，および当該コンタクト部１２を通した
接続を含む前期段階でのストレージノード４の全面形成
を行なう。
、シリコン基板１上の該当位置にあって、厚い素子分離
用酸化膜９の形成をなし、また、各活性領域１３ａ，１
３ｂの選択的な拡散形成と、ワード線２の選択形成と、
それに、層間絶縁膜１０を所要部に介した上での前記活
性領域１３ａへのコンタクト部１１を通した接続を含む
ビット線３の選択形成とを行ない、さらに、層間絶縁膜
１０に対して、前記活性領域１３ｂに対応するコンタク
ト部１２の開口，および当該コンタクト部１２を通した
接続を含む前期段階でのストレージノード４の全面形成
を行なう。
【００２１】図３に示す第２の製造工程では、前工程に
おける前期段階でのストレージノード４を選択的にエッ
チング成形して、中期段階での所要の延長部分４ａをも
つストレージノード４の形成をなし、かつ当該中期段階
での延長部分４ａを含むストレージノード４上に誘電膜
５の形成を行なう。
おける前期段階でのストレージノード４を選択的にエッ
チング成形して、中期段階での所要の延長部分４ａをも
つストレージノード４の形成をなし、かつ当該中期段階
での延長部分４ａを含むストレージノード４上に誘電膜
５の形成を行なう。
【００２２】図４に示す第３の製造工程では、前工程に
おける誘電膜５上にセルプレート６の全面形成を行なう
。
おける誘電膜５上にセルプレート６の全面形成を行なう
。
【００２３】図５に示す第４の製造工程では、前工程に
おけるセルプレート６における中期段階でのストレージ
ノード４に対応する部分に開口部１５を開口させ、かつ
当該開口部１５を含むセルプレート６上に重ねて誘電膜
５の形成を行なう。
おけるセルプレート６における中期段階でのストレージ
ノード４に対応する部分に開口部１５を開口させ、かつ
当該開口部１５を含むセルプレート６上に重ねて誘電膜
５の形成を行なう。
【００２４】図６に示す第５の製造工程では、前工程に
おける重ねて形成された誘電膜５上に後期段階でのスト
レージノード４の選択形成をなし、かつ開口部１５を通
して前記中期段階でのストレージノード４に接続させる
。
おける重ねて形成された誘電膜５上に後期段階でのスト
レージノード４の選択形成をなし、かつ開口部１５を通
して前記中期段階でのストレージノード４に接続させる
。
【００２５】従って、前記第１ないし第５の各工程を順
次に経て製造されるところの，積層キャパシタ型の相互
に隣接した複数のメモリセル部を有するダイナミックＲ
ＡＭにおいては、所期通りに、該当する各メモリセル部
でのストレージノードの延長部分を、隣接するメモリセ
ル部でのキャパシタ領域のセルプレートの下部側へ誘電
膜を介して延長させた構成を容易に得られるもので、前
記の如く、当該延長部分対応に該当キャパシタ面積の拡
大を図り得るのである。
次に経て製造されるところの，積層キャパシタ型の相互
に隣接した複数のメモリセル部を有するダイナミックＲ
ＡＭにおいては、所期通りに、該当する各メモリセル部
でのストレージノードの延長部分を、隣接するメモリセ
ル部でのキャパシタ領域のセルプレートの下部側へ誘電
膜を介して延長させた構成を容易に得られるもので、前
記の如く、当該延長部分対応に該当キャパシタ面積の拡
大を図り得るのである。
【００２６】
【発明の効果】以上詳述したように、この発明に係る半
導体装置によれば、積層キャパシタ型の相互に隣接した
複数のメモリセル部を有するダイナミックＲＡＭにおい
て、個々の各メモリセル部のキャパシタ領域を、基板側
対応の下部側から、セルプレート，誘電膜，およびスト
レージノードの順に配置して構成させると共に、下部側
のセルプレートに選択開口させた開口部に対し、誘電膜
の介在により、上部側のストレージノードを通して下方
に引き出し、当該引き出したストレージノードの該当部
分を、隣接するメモリセル部でのキャパシタ領域のセル
プレートの下部側へ誘電膜を介し延長させて、該当する
各メモリセル部を構成させたので、結果的に、個々の各
メモリセル部においては、基板上での自己に与えられる
専有面積を何ら拡大させることなしに、自身の有する特
定された面積のキャパシタ領域に加えて、隣接するメモ
リセル部でのキャパシタ領域のセルプレートの下部側に
対する当該ストレージノードの延長部分に対応した面積
相当分だけ、そのキャパシタ面積の拡大を容易に図り得
るという優れた特長がある。
導体装置によれば、積層キャパシタ型の相互に隣接した
複数のメモリセル部を有するダイナミックＲＡＭにおい
て、個々の各メモリセル部のキャパシタ領域を、基板側
対応の下部側から、セルプレート，誘電膜，およびスト
レージノードの順に配置して構成させると共に、下部側
のセルプレートに選択開口させた開口部に対し、誘電膜
の介在により、上部側のストレージノードを通して下方
に引き出し、当該引き出したストレージノードの該当部
分を、隣接するメモリセル部でのキャパシタ領域のセル
プレートの下部側へ誘電膜を介し延長させて、該当する
各メモリセル部を構成させたので、結果的に、個々の各
メモリセル部においては、基板上での自己に与えられる
専有面積を何ら拡大させることなしに、自身の有する特
定された面積のキャパシタ領域に加えて、隣接するメモ
リセル部でのキャパシタ領域のセルプレートの下部側に
対する当該ストレージノードの延長部分に対応した面積
相当分だけ、そのキャパシタ面積の拡大を容易に図り得
るという優れた特長がある。
【図１】（ａ） はこの発明の一実施例を適用した積層
キャパシタ型の相互に隣接した複数のメモリセル部を有
するダイナミックＲＡＭの概要構成を図１（ｂ） のＩ
ａ−Ｉａ 線部に対応して示す断面模式図である。 （ｂ） は同上図１（ａ） の平面パターン図である。
キャパシタ型の相互に隣接した複数のメモリセル部を有
するダイナミックＲＡＭの概要構成を図１（ｂ） のＩ
ａ−Ｉａ 線部に対応して示す断面模式図である。 （ｂ） は同上図１（ａ） の平面パターン図である。
【図２】この発明の一実施例によるダイナミックＲＡＭ
の主要な製造手順の内の，第１の工程で得られる装置構
成の要部を模式的に示す断面図である。
の主要な製造手順の内の，第１の工程で得られる装置構
成の要部を模式的に示す断面図である。
【図３】同上第２の工程で得られる装置構成の要部を模
式的に示す断面図である。
式的に示す断面図である。
【図４】同上第３の工程で得られる装置構成の要部を模
式的に示す断面図である。
式的に示す断面図である。
【図５】同上第４の工程で得られる装置構成の要部を模
式的に示す断面図である。
式的に示す断面図である。
【図６】同上第５の工程で得られる装置構成の要部を模
式的に示す断面図である。
式的に示す断面図である。
【図７】（ａ） は従来例での積層キャパシタ型の相互
に隣接した複数のメモリセル部を有するダイナミックＲ
ＡＭの概要構成を図７（ｂ） の ＶＩＩａ−ＶＩＩａ
線部に対応して示す断面模式図である。 （ｂ） は同上図７（ａ） の平面パターン図である。
に隣接した複数のメモリセル部を有するダイナミックＲ
ＡＭの概要構成を図７（ｂ） の ＶＩＩａ−ＶＩＩａ
線部に対応して示す断面模式図である。 （ｂ） は同上図７（ａ） の平面パターン図である。
１ ｐ−型のシリコン基板
２ ワード線
３ ビット線
４ ストレージノード
４ａ ストレージノード部分
５ 誘電膜
６ セルプレート
７ 金属配線
８ パッシベーション膜
９ 素子分離用酸化膜
１０ 層間絶縁膜
１１ ビット線のコンタクト部
１２ ストレージノードのコンタクト部１３ａ，１３
ｂ ｎ＋型の活性領域 １５ セルプレートの開口部
ｂ ｎ＋型の活性領域 １５ セルプレートの開口部
Claims (1)
- 【請求項１】 積層キャパシタ型の相互に隣接した複
数のメモリセル部を少なくとも有するダイナミックＲＡ
Ｍにおいて、前記各メモリセル部のキャパシタ領域を、
基板側対応の下部側から、セルプレート，誘電膜，およ
びストレージノードの順に配置して構成させると共に、
各メモリセル部でのキャパシタ領域の下部側に形成され
るセルプレートに開口部を形成させ、また、上部側に形
成されるストレージノードを当該開口部との間に誘電膜
を介し下方に引き出して基板上の所定活性領域に接続さ
せ、かつ当該引き出したストレージノードの該当部分を
、隣接するメモリセル部でのキャパシタ領域のセルプレ
ートの下部側へ誘電膜を介し延長させて、当該延長部分
対応にキャパシタ面積を拡大させたことを特徴とする半
導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3048006A JPH04297065A (ja) | 1991-03-13 | 1991-03-13 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3048006A JPH04297065A (ja) | 1991-03-13 | 1991-03-13 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04297065A true JPH04297065A (ja) | 1992-10-21 |
Family
ID=12791214
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3048006A Pending JPH04297065A (ja) | 1991-03-13 | 1991-03-13 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04297065A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1997015950A1 (en) * | 1995-10-27 | 1997-05-01 | Hitachi, Ltd. | Semiconductor integrated circuit device and process for manufacturing the same |
| US6521937B1 (en) | 1999-09-02 | 2003-02-18 | Mitsubishi Denki Kabushiki Kaisha | Memory cell device including overlapping capacitors |
-
1991
- 1991-03-13 JP JP3048006A patent/JPH04297065A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1997015950A1 (en) * | 1995-10-27 | 1997-05-01 | Hitachi, Ltd. | Semiconductor integrated circuit device and process for manufacturing the same |
| US6479899B1 (en) | 1995-10-27 | 2002-11-12 | Hitachi, Ltd. | Semiconductor integrated circuit device and process for manufacturing the same |
| US6700152B2 (en) | 1995-10-27 | 2004-03-02 | Hitachi, Ltd. | Dynamic random access memory including a logic circuit and an improved storage capacitor arrangement |
| US6521937B1 (en) | 1999-09-02 | 2003-02-18 | Mitsubishi Denki Kabushiki Kaisha | Memory cell device including overlapping capacitors |
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