JPH04297066A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPH04297066A JPH04297066A JP2189818A JP18981890A JPH04297066A JP H04297066 A JPH04297066 A JP H04297066A JP 2189818 A JP2189818 A JP 2189818A JP 18981890 A JP18981890 A JP 18981890A JP H04297066 A JPH04297066 A JP H04297066A
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 74
- 239000000758 substrate Substances 0.000 claims abstract description 25
- 239000003990 capacitor Substances 0.000 claims abstract description 8
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 abstract description 18
- 229910052710 silicon Inorganic materials 0.000 abstract description 18
- 239000010703 silicon Substances 0.000 abstract description 18
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 abstract description 16
- 229910052814 silicon oxide Inorganic materials 0.000 abstract description 16
- 230000010354 integration Effects 0.000 abstract description 8
- 238000004519 manufacturing process Methods 0.000 abstract description 6
- 238000005468 ion implantation Methods 0.000 description 7
- 230000005669 field effect Effects 0.000 description 6
- 238000005530 etching Methods 0.000 description 4
- 229910052581 Si3N4 Inorganic materials 0.000 description 3
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 3
- 230000000694 effects Effects 0.000 description 2
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 2
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 1
- 229910052782 aluminium Inorganic materials 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 238000010438 heat treatment Methods 0.000 description 1
- 239000012528 membrane Substances 0.000 description 1
- 238000000034 method Methods 0.000 description 1
- 230000003647 oxidation Effects 0.000 description 1
- 238000007254 oxidation reaction Methods 0.000 description 1
- 235000012431 wafers Nutrition 0.000 description 1
Landscapes
- Semiconductor Memories (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体記憶素子であるダイナミックＲＡＭを備
えた半導体記憶装置に関する。
えた半導体記憶装置に関する。
従来、シリコンウェハに形成されるダイナミックＲＡＭ
では、スイッチ動作を行うＭＯＳ型電界効果トランジス
タは、第４図に示すように、シリコン基板２１に形成す
るソース、ドレインの各領域２２がシリコン基板１の表
面に対して水平方向に配置された構造になっている。２
３はゲート電極、２４は酸化膜である。このように構成
される理由は、ゲート電極を利用した自己整合法により
シリコン基板２１に対してイオン注入を利用してソース
、ドレイン領域２２を形成する方法がとられているため
である。
では、スイッチ動作を行うＭＯＳ型電界効果トランジス
タは、第４図に示すように、シリコン基板２１に形成す
るソース、ドレインの各領域２２がシリコン基板１の表
面に対して水平方向に配置された構造になっている。２
３はゲート電極、２４は酸化膜である。このように構成
される理由は、ゲート電極を利用した自己整合法により
シリコン基板２１に対してイオン注入を利用してソース
、ドレイン領域２２を形成する方法がとられているため
である。
また、他の構造として、第５図に示すように、シリコン
基板３１に溝を形成し、この溝内に絶縁膜３４とともに
ゲート電極３３を埋設し、かつ溝の垂直内面に沿ってソ
ース、ドレイン領域３２を形成したものも提案されてい
る。この構成では、ゲート電極３３を形成した後に、溝
の垂直内面に対して斜め方向にイオン注入を行うことに
よってソース、ドレインの各領域３２を形成している。
基板３１に溝を形成し、この溝内に絶縁膜３４とともに
ゲート電極３３を埋設し、かつ溝の垂直内面に沿ってソ
ース、ドレイン領域３２を形成したものも提案されてい
る。この構成では、ゲート電極３３を形成した後に、溝
の垂直内面に対して斜め方向にイオン注入を行うことに
よってソース、ドレインの各領域３２を形成している。
上述した従来のＭＯＳ型電界効果トランジスタにおいて
、第４図の構造では、ソース、ドレインの各領域２２が
水平方向に配置されているため、これら領域がシリコン
基板２１の表面に占める面積が大きくなり、半導体記憶
装置の高集積化が妨げられるという問題がある。
、第４図の構造では、ソース、ドレインの各領域２２が
水平方向に配置されているため、これら領域がシリコン
基板２１の表面に占める面積が大きくなり、半導体記憶
装置の高集積化が妨げられるという問題がある。
この点、第５図の構造では、ソース、ドレインの各領域
３２がシリコン基板３１の垂直方向に存在するため、シ
リコン基板３１の表面に占める面積が低減され、高集積
化の点で有利となる。しかしながら、その製造に際して
は、角度をつけたイオン注入が必要とされるため、この
イオン注入を好適に行うことが難しく、安定した製造が
困難になるという問題がある。
３２がシリコン基板３１の垂直方向に存在するため、シ
リコン基板３１の表面に占める面積が低減され、高集積
化の点で有利となる。しかしながら、その製造に際して
は、角度をつけたイオン注入が必要とされるため、この
イオン注入を好適に行うことが難しく、安定した製造が
困難になるという問題がある。
本発明の目的は、高集積化が可能でかつ安定に製造する
ことを可能にした半導体記憶装置を提供することにある
。
ことを可能にした半導体記憶装置を提供することにある
。
本発明の半導体記憶装置は、基板に設けた溝の内面に沿
ってキャパシタの一方の電極としての導電層を形成し、
かつこの導電層の内部には絶縁膜を介して溝を形成し、
この溝内には一導電型の半導体層を上下方向に挟むよう
にソース、ドレイン領域としての逆導電型の半導体層を
形成し、かつ前記一導電型の半導体層に隣接する位置に
は前記導電層とは絶縁されたゲート電極としての導電層
を形成している。
ってキャパシタの一方の電極としての導電層を形成し、
かつこの導電層の内部には絶縁膜を介して溝を形成し、
この溝内には一導電型の半導体層を上下方向に挟むよう
にソース、ドレイン領域としての逆導電型の半導体層を
形成し、かつ前記一導電型の半導体層に隣接する位置に
は前記導電層とは絶縁されたゲート電極としての導電層
を形成している。
本発明によれば、ソース、ドレインの各領域は基板の厚
さ方向に配列され、基板の水平方向の面積を低減し、高
集積化を可能とする。また、ソース、ドレインの各領域
は逆導電型の半導体層を積層状態に形成すればよく、斜
め方向からのイオン注入を不要とする。
さ方向に配列され、基板の水平方向の面積を低減し、高
集積化を可能とする。また、ソース、ドレインの各領域
は逆導電型の半導体層を積層状態に形成すればよく、斜
め方向からのイオン注入を不要とする。
次に、本発明を図面を参照して説明する。
第１図は本発明の半導体記憶装置の一実施例であり、Ｍ
ＯＳ型電界効果トランジスタとキャパシタとで構成され
るダイナミックＲＡＭに通用した例である。
ＯＳ型電界効果トランジスタとキャパシタとで構成され
るダイナミックＲＡＭに通用した例である。
同図において、ｐ型シリコン基板１には溝２を形成し、
この溝２の内部には、キャパシタの一方の電極を構成す
るためにシリコン酸化膜３で絶縁されたｎ型半導体層４
を形成してある。また、このｎ型半導体層４の内部には
シリコン酸化膜５で絶縁されたｎ型半導体層６を埋設し
てある。そして、このｎ型半導体層６の上端部はｐ型半
導体層７、ｎ型半導体層８が積層され、前記ｎ型半導体
層６、８をそれぞれソース、ドレイン領域とし、ｐ型半
導体層８をチャネル領域として構成している。
この溝２の内部には、キャパシタの一方の電極を構成す
るためにシリコン酸化膜３で絶縁されたｎ型半導体層４
を形成してある。また、このｎ型半導体層４の内部には
シリコン酸化膜５で絶縁されたｎ型半導体層６を埋設し
てある。そして、このｎ型半導体層６の上端部はｐ型半
導体層７、ｎ型半導体層８が積層され、前記ｎ型半導体
層６、８をそれぞれソース、ドレイン領域とし、ｐ型半
導体層８をチャネル領域として構成している。
また、これら半導体層６、７、８に隣接する前記ｎ型半
導体層４の上端部にはシリコン酸化膜９で絶縁された半
導体層１０、この例ではｐ型半導体層１０を設け、これ
をゲート電極として構成している。
導体層４の上端部にはシリコン酸化膜９で絶縁された半
導体層１０、この例ではｐ型半導体層１０を設け、これ
をゲート電極として構成している。
そして、シリコン基板１の表面に設けたシリコン酸化膜
１１にコンタクト孔を開口し、この開口を通して前記ｎ
型半導体層８、ｐ型半導体層１０、ｎ型半導体層４の反
対側の上端部に設けたｎ型半導体層１２にそれぞれ接続
される配線電極１３を形成している。
１１にコンタクト孔を開口し、この開口を通して前記ｎ
型半導体層８、ｐ型半導体層１０、ｎ型半導体層４の反
対側の上端部に設けたｎ型半導体層１２にそれぞれ接続
される配線電極１３を形成している。
この構成では、前記ｐ型半導体層１０をゲート電極とし
、ｎ型半導体層６、８をそれぞれソース、ドレイン領域
とし、ｎ型半導体層６とｎ型半導体層４とでシリコン酸
化膜５を介してキャパシタを構成することになり、第２
図に示す等価回路のダイナミックＲＡＭが構成されるこ
とになる。なお、第２図では第１図に対応する部分に同
一符号を付してある。
、ｎ型半導体層６、８をそれぞれソース、ドレイン領域
とし、ｎ型半導体層６とｎ型半導体層４とでシリコン酸
化膜５を介してキャパシタを構成することになり、第２
図に示す等価回路のダイナミックＲＡＭが構成されるこ
とになる。なお、第２図では第１図に対応する部分に同
一符号を付してある。
第１図の構造の製造方法を第３図に示す。
先ず、第３図（ａ）のように、ｐ型のシリコン基板１に
、深さ０．９μｍ、幅４．０μｍの寸法で方向性を持た
せてエッチングを行い、溝２を形成する。そして、この
溝２の内面を熱処理し、厚さが０．０３μｍのシリコン
酸化膜３を形成する。続いて、シリコンのエピタキシャ
ル成長を行い、溝２の内部に厚さ０．２μｍのｎ型半導
体層４を形成する。
、深さ０．９μｍ、幅４．０μｍの寸法で方向性を持た
せてエッチングを行い、溝２を形成する。そして、この
溝２の内面を熱処理し、厚さが０．０３μｍのシリコン
酸化膜３を形成する。続いて、シリコンのエピタキシャ
ル成長を行い、溝２の内部に厚さ０．２μｍのｎ型半導
体層４を形成する。
その後、熱処理によってｎ型半導体層４の内面に厚さが
０．０３μｍのシリコン酸化膜５を形成する。
０．０３μｍのシリコン酸化膜５を形成する。
次いで、第３図（ｂ）のように、再度エピタキシャル成
長を行い、ｎ型半導体層４の凹部内にｎ型半導体層６を
成長させる。その後、溝２の最深部から８．０μｍの地
点まで、表面が平坦になるようにエッチングをする。
長を行い、ｎ型半導体層４の凹部内にｎ型半導体層６を
成長させる。その後、溝２の最深部から８．０μｍの地
点まで、表面が平坦になるようにエッチングをする。
次いで、第３図（ｃ）のように、シリコン基板１の表面
にエピタキシャル成長を行い、厚さ１．５μｍのｐ型半
導体層７を形成する。さらに、この上にエピタキシャル
成長を行い、厚さ２．０μｍのｎ型半導体層８を形成す
る。しかる上で、前記ｎ型半導体層４の一方の上端部に
相当する箇所において、深さ４．０μｍ，幅１．９７μ
ｍの寸法で前記ｎ型半導体層８とｐ型半導体層７を選択
エッチングし、ｎ型半導体層４を露呈させる。
にエピタキシャル成長を行い、厚さ１．５μｍのｐ型半
導体層７を形成する。さらに、この上にエピタキシャル
成長を行い、厚さ２．０μｍのｎ型半導体層８を形成す
る。しかる上で、前記ｎ型半導体層４の一方の上端部に
相当する箇所において、深さ４．０μｍ，幅１．９７μ
ｍの寸法で前記ｎ型半導体層８とｐ型半導体層７を選択
エッチングし、ｎ型半導体層４を露呈させる。
次いで、第３図（ｄ）のように、露呈されたｎ型半導体
層４の表面を熱処理して厚さ０．０３μｍのシリコン酸
化膜９を形成する。そして、この上に多結晶シリコン膜
を形成し、ｐ型半導体層１０を形成する。その後、表面
が平坦になるようにエッチングをする。さらに、今度は
ｎ型半導体層４の他方の上端部に相当する箇所において
、深さ３．６μｍ、幅２．０μｍの寸法で前記ｎ型半導
体層８とｐ型半導体層７を選択エッチングし、ｎ型半導
体層４を露呈させる。そして、この露呈面を含む全面に
厚さ０．０６μｍのシリコン窒化膜１４を形成する。
層４の表面を熱処理して厚さ０．０３μｍのシリコン酸
化膜９を形成する。そして、この上に多結晶シリコン膜
を形成し、ｐ型半導体層１０を形成する。その後、表面
が平坦になるようにエッチングをする。さらに、今度は
ｎ型半導体層４の他方の上端部に相当する箇所において
、深さ３．６μｍ、幅２．０μｍの寸法で前記ｎ型半導
体層８とｐ型半導体層７を選択エッチングし、ｎ型半導
体層４を露呈させる。そして、この露呈面を含む全面に
厚さ０．０６μｍのシリコン窒化膜１４を形成する。
次いで、第３図（ｅ）のように、ｎ型半導体層８とｐ型
半導体層７の内面を熱処理して厚さ０．１μｍのシリコ
ン酸化膜１５を形成し、その後前記シリコン窒化膜１４
を除去する。そして、前記ｎ型半導体層４の上に多結晶
シリコン膜を形成し、ｎ型半導体層１２を形成する。そ
の後、表面が平坦になるようにエッチングをする。
半導体層７の内面を熱処理して厚さ０．１μｍのシリコ
ン酸化膜１５を形成し、その後前記シリコン窒化膜１４
を除去する。そして、前記ｎ型半導体層４の上に多結晶
シリコン膜を形成し、ｎ型半導体層１２を形成する。そ
の後、表面が平坦になるようにエッチングをする。
最後に、基板１の表面に厚さ０．１μｍの酸化膜１１を
形成し、コンタクト孔を開口してアルミニウム膜を形成
し、これを所要パターンに形成することで配線電極１３
を形成し、第１図のダイナミックＲＡＭが完成される。
形成し、コンタクト孔を開口してアルミニウム膜を形成
し、これを所要パターンに形成することで配線電極１３
を形成し、第１図のダイナミックＲＡＭが完成される。
したがって、この構成によれば、ソース、ドレイン領域
はシリコン基板１の厚さ方向に配列されたｎ型半導体層
６，８で構成されているため、シリコン基板１の水平方
向の面積を低減することができ、高集積化が実現される
。また、この構成ではソース、ドレイン領域はｎ型半導
体層６、８を順次エピタキシャル成長することで形成で
きるため、ソース、ドレイン領域を形成する際に斜め方
向からイオン注入することが不要となり、ダイナミック
ＲＡＭを安定に製造することができる。
はシリコン基板１の厚さ方向に配列されたｎ型半導体層
６，８で構成されているため、シリコン基板１の水平方
向の面積を低減することができ、高集積化が実現される
。また、この構成ではソース、ドレイン領域はｎ型半導
体層６、８を順次エピタキシャル成長することで形成で
きるため、ソース、ドレイン領域を形成する際に斜め方
向からイオン注入することが不要となり、ダイナミック
ＲＡＭを安定に製造することができる。
なお、本発明はｐチャネルＭＯＳ型電界効果トランジス
タのダイナミックＲＡＭにも適用できることは言うまで
もない。
タのダイナミックＲＡＭにも適用できることは言うまで
もない。
以上説明したように本発明は、基板に設けた溝内にキャ
パシタの一方の電極としての導電層を形成し、かつこの
導電層の内部にソース、ドレイン領域としての半導体層
を形成し、かつこれに隣接する位置にゲート電極として
の導電層を形成しているので、ソース、ドレインの各領
域は基板の厚さ方向に配列されることになり、基板の水
平方向の面積を低減して半導体記憶装置の高集積化を実
現することができる。また、ソース、ドレインの各領域
は逆導電型の半導体層を積層状態に形成すればよく、斜
め方向からのイオン注入を不要とし、安定したダイナミ
ックＲＡＭの製造が可能となる。
パシタの一方の電極としての導電層を形成し、かつこの
導電層の内部にソース、ドレイン領域としての半導体層
を形成し、かつこれに隣接する位置にゲート電極として
の導電層を形成しているので、ソース、ドレインの各領
域は基板の厚さ方向に配列されることになり、基板の水
平方向の面積を低減して半導体記憶装置の高集積化を実
現することができる。また、ソース、ドレインの各領域
は逆導電型の半導体層を積層状態に形成すればよく、斜
め方向からのイオン注入を不要とし、安定したダイナミ
ックＲＡＭの製造が可能となる。
因みに、本発明によれば、単位面積当たりのＭＯＳ型電
界効果トランジスタの集積度が従来構造に比較して約６
０％増加し、歩留りの向上、チップ単価の低減という効
果を得ることができた。
界効果トランジスタの集積度が従来構造に比較して約６
０％増加し、歩留りの向上、チップ単価の低減という効
果を得ることができた。
第１図は本発明の一実施例の断面図、第２図は第１図の
構造の等価回路図、第３図（ａ）ないし（ｅ）は第１図
の構造の製造方法を工程順に示す断面図、第４図および
第５図はそれぞれ異なる従来のＭＯＳ型電界効果トラン
ジスタの断面図である。 １…ｐ型シリコン基板、２…溝、３…シリコン酸化膜、
４…ｎ型半導体層、５…シリコン酸化膜、６…ｎ型半導
体層、７…ｐ型半導体層、８…ｎ型半導体層、９…シリ
コン酸化膜、１０…ｐ型半導体層、１１…酸化膜、１２
…ｎ型半導体層、１３…配線電極、１４…シリコン窒化
膜、１５…シリコン酸化膜、２１，３１…シリコン基板
、２２、３２…ソース・ドレイン領域、 ２３、３３…ゲート電極、２４、３４…絶縁膜。
構造の等価回路図、第３図（ａ）ないし（ｅ）は第１図
の構造の製造方法を工程順に示す断面図、第４図および
第５図はそれぞれ異なる従来のＭＯＳ型電界効果トラン
ジスタの断面図である。 １…ｐ型シリコン基板、２…溝、３…シリコン酸化膜、
４…ｎ型半導体層、５…シリコン酸化膜、６…ｎ型半導
体層、７…ｐ型半導体層、８…ｎ型半導体層、９…シリ
コン酸化膜、１０…ｐ型半導体層、１１…酸化膜、１２
…ｎ型半導体層、１３…配線電極、１４…シリコン窒化
膜、１５…シリコン酸化膜、２１，３１…シリコン基板
、２２、３２…ソース・ドレイン領域、 ２３、３３…ゲート電極、２４、３４…絶縁膜。
Claims (1)
- 【請求項１】基板に設けた溝の内面に沿ってキャパシタ
の 一方の電極としての導電層を形成し、かつこの導電層の
内部には絶縁膜を介して溝を形成し、この溝内には一導
電型の半導体層を上下方向に挟むようにソース，ドレイ
ン領域としての逆導電型の半導体層を形成し、かつ前記
一導電型の半導体層に隣接する位置には前記導電層とは
絶縁されたゲート電極としての導電層を形成したことを
特徴とする半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2189818A JPH04297066A (ja) | 1990-07-18 | 1990-07-18 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2189818A JPH04297066A (ja) | 1990-07-18 | 1990-07-18 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04297066A true JPH04297066A (ja) | 1992-10-21 |
Family
ID=16247725
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2189818A Pending JPH04297066A (ja) | 1990-07-18 | 1990-07-18 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04297066A (ja) |
-
1990
- 1990-07-18 JP JP2189818A patent/JPH04297066A/ja active Pending
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