JPH042970B2 - - Google Patents
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- JPH042970B2 JPH042970B2 JP31493586A JP31493586A JPH042970B2 JP H042970 B2 JPH042970 B2 JP H042970B2 JP 31493586 A JP31493586 A JP 31493586A JP 31493586 A JP31493586 A JP 31493586A JP H042970 B2 JPH042970 B2 JP H042970B2
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- JP
- Japan
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- data
- display
- circuit
- display area
- ram
- Prior art date
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- RRLHMJHRFMHVNM-BQVXCWBNSA-N [(2s,3r,6r)-6-[5-[5-hydroxy-3-(4-hydroxyphenyl)-4-oxochromen-7-yl]oxypentoxy]-2-methyl-3,6-dihydro-2h-pyran-3-yl] acetate Chemical compound C1=C[C@@H](OC(C)=O)[C@H](C)O[C@H]1OCCCCCOC1=CC(O)=C2C(=O)C(C=3C=CC(O)=CC=3)=COC2=C1 RRLHMJHRFMHVNM-BQVXCWBNSA-N 0.000 description 4
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- 101000761220 Streptomyces clavuligerus Clavaminate synthase 2 Proteins 0.000 description 2
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Landscapes
- Microcomputers (AREA)
- Digital Computer Display Output (AREA)
Description
【発明の詳細な説明】
本発明は記憶エリアの分割されたRAM（ラン
ダムアクセスメモリー）を内蔵するマイクロコン
ピユータに関する。
ダムアクセスメモリー）を内蔵するマイクロコン
ピユータに関する。
従来デイスプレイ用駆動回路やRAMをそのチ
ツプ内に内蔵するマイクロコンピユータにおいて
は、RAM又はレジスターの一部をデイスプレイ
用のエリアとして用いてきた。このデイスプレイ
エリアから必要なデータをデイスプレイ用のデー
タストア回路へ転送してデイスプレイドライバー
よりデイスプレイ素子をドライブする。又はデイ
スプレイエリアから必要なデータを読み出して表
示データの変更を行なう。第１図は従来の表示用
ドライバ回路の一例を示す。内部データ保持とし
て2n×2mビツトの記憶容量を有するRAM５を用
い、このRAMのアドレス指定のためにＸアドレ
ス信号３を出力するｎビツトのＸレジスタ４とＹ
アドレス信号２を出力するｍビツトのＹレジスタ
１を備えている。RAM５の出力はｌビツト構成
のバス６を介してアキユームレータ７と結合され
ている。又デイスプレイ回路はアキユームレータ
からのデータをシフトレジスタ９にシリアルに転
送しそのパラレル出力１０からドライバ１２に入
力され、ドライバ１２の出力はドライブ出力１１
により表示装置１３をドライブする。RAM５の
一部がデイスプレイデータのストア回路として用
いられており、その都度ソフトウエアにより
RAM５からアキユームレータ７を介して転送命
令によりシフトレジスタに転送される。通常デイ
スプレイ装置としては液晶、発光ダイオード、螢
光表示器が多く用いられており、多数セグメント
を少ないピン数で効率よくドライブするためにダ
イナミツクドライブ方式が用いられている。例え
ば１２８のセグメントをドライブするには1/8デ
ユーテイにして８本のタイミング信号と16本のデ
ータ信号によるマトリツクスをとる。この時間題
となるのはもし表示デユーテイの１サイクルを８
ｍsecとするデータの転送は８ｍsecの1/8すなわ
ち１ｍsecに１回行なわねばならない。第２図に
このタイミングを示すがToをデータを１回書き
換える周期即ち１ｍsec、データを書き換える時
間をTD.T.とすると、このシステムにおいてはデ
ータを１回書き換えるにはRAMのアドレス設定
即ちＸレジスタ４、Ｙレジスタ１の設定を行な
い、RAMのデータをアキユームレータ７に転送
し、更にそこからシフトレジスタ９に転送する。
これを何回か繰り返すと（例えば16ビツトのシフ
トレジスタで、データが４ビツトパラレルとすれ
ば４回）始めて駆動データの書き換えが完了す
る。そうすると、第２図に示すようにデータを書
き換える処理時間が余りにもかかり、本来のマイ
クロコンピユータの処理時間が、少なくなつてし
まうという重大な欠点がある。更にはデータの書
き換えを行つた残りの時間での処理がTo内にき
ちんとおさまらないと、Toが変動し表示装置の
明るさのむらを生じさせる。
ツプ内に内蔵するマイクロコンピユータにおいて
は、RAM又はレジスターの一部をデイスプレイ
用のエリアとして用いてきた。このデイスプレイ
エリアから必要なデータをデイスプレイ用のデー
タストア回路へ転送してデイスプレイドライバー
よりデイスプレイ素子をドライブする。又はデイ
スプレイエリアから必要なデータを読み出して表
示データの変更を行なう。第１図は従来の表示用
ドライバ回路の一例を示す。内部データ保持とし
て2n×2mビツトの記憶容量を有するRAM５を用
い、このRAMのアドレス指定のためにＸアドレ
ス信号３を出力するｎビツトのＸレジスタ４とＹ
アドレス信号２を出力するｍビツトのＹレジスタ
１を備えている。RAM５の出力はｌビツト構成
のバス６を介してアキユームレータ７と結合され
ている。又デイスプレイ回路はアキユームレータ
からのデータをシフトレジスタ９にシリアルに転
送しそのパラレル出力１０からドライバ１２に入
力され、ドライバ１２の出力はドライブ出力１１
により表示装置１３をドライブする。RAM５の
一部がデイスプレイデータのストア回路として用
いられており、その都度ソフトウエアにより
RAM５からアキユームレータ７を介して転送命
令によりシフトレジスタに転送される。通常デイ
スプレイ装置としては液晶、発光ダイオード、螢
光表示器が多く用いられており、多数セグメント
を少ないピン数で効率よくドライブするためにダ
イナミツクドライブ方式が用いられている。例え
ば１２８のセグメントをドライブするには1/8デ
ユーテイにして８本のタイミング信号と16本のデ
ータ信号によるマトリツクスをとる。この時間題
となるのはもし表示デユーテイの１サイクルを８
ｍsecとするデータの転送は８ｍsecの1/8すなわ
ち１ｍsecに１回行なわねばならない。第２図に
このタイミングを示すがToをデータを１回書き
換える周期即ち１ｍsec、データを書き換える時
間をTD.T.とすると、このシステムにおいてはデ
ータを１回書き換えるにはRAMのアドレス設定
即ちＸレジスタ４、Ｙレジスタ１の設定を行な
い、RAMのデータをアキユームレータ７に転送
し、更にそこからシフトレジスタ９に転送する。
これを何回か繰り返すと（例えば16ビツトのシフ
トレジスタで、データが４ビツトパラレルとすれ
ば４回）始めて駆動データの書き換えが完了す
る。そうすると、第２図に示すようにデータを書
き換える処理時間が余りにもかかり、本来のマイ
クロコンピユータの処理時間が、少なくなつてし
まうという重大な欠点がある。更にはデータの書
き換えを行つた残りの時間での処理がTo内にき
ちんとおさまらないと、Toが変動し表示装置の
明るさのむらを生じさせる。
本発明の目的はこのような従来の欠点を除去す
るために、デイスプレイデータをソフトによりい
ちいち転送しないでも自動的に必要なデータを表
示装置に送れる方式を提供し、マイクロコンピユ
ータのソフト処理の時間を表示にわずらわされる
ことなく十分にとれるようにすると共に、表示装
置の明るさのゆらぎや、ちらつきをなくすことに
ある。
るために、デイスプレイデータをソフトによりい
ちいち転送しないでも自動的に必要なデータを表
示装置に送れる方式を提供し、マイクロコンピユ
ータのソフト処理の時間を表示にわずらわされる
ことなく十分にとれるようにすると共に、表示装
置の明るさのゆらぎや、ちらつきをなくすことに
ある。
かかる本発明は、
データ入力回路に接続されたワーキングエリア
と、データ出力回路を有し且つ前記データ入力回
路から入力された表示データを記憶してなるデイ
スプレイエリアと、前記デイスプレイエリアと前
記ワーキングエリア及び前記データ入力回路とを
接続または分離する制御手段とを有する記憶回路
を備えるマイクロコンピユータに於て、 時分割信号を発生する手段と、 前記時分割信号に基づき前記デイスプレイエリ
アをアドレス選択する手段と、 前記デイスプレイエリアから前記データ出力回
路を介して読み出された前記表示データを前記時
分割信号に基づいてラツチし、表示駆動手段に供
給する保持回路とを有し、 前記デイスプレイエリアから前記データ出力回
路を介して前記表示データを読み出すとき、前記
制御手段により前記デイスプレイエリアと前記ワ
ーキングエリア及び前記データ入力回路とを分離
してなる ことを特徴とする。
と、データ出力回路を有し且つ前記データ入力回
路から入力された表示データを記憶してなるデイ
スプレイエリアと、前記デイスプレイエリアと前
記ワーキングエリア及び前記データ入力回路とを
接続または分離する制御手段とを有する記憶回路
を備えるマイクロコンピユータに於て、 時分割信号を発生する手段と、 前記時分割信号に基づき前記デイスプレイエリ
アをアドレス選択する手段と、 前記デイスプレイエリアから前記データ出力回
路を介して読み出された前記表示データを前記時
分割信号に基づいてラツチし、表示駆動手段に供
給する保持回路とを有し、 前記デイスプレイエリアから前記データ出力回
路を介して前記表示データを読み出すとき、前記
制御手段により前記デイスプレイエリアと前記ワ
ーキングエリア及び前記データ入力回路とを分離
してなる ことを特徴とする。
第３図は本発明を説明するための図である。
RAM１７はＹレジスタ１５とＸレジスタ１６の
内容によりアドレスが指定されるセルの内容をバ
スライン２５を介してリード又はラインする他に
デイスプレイ用のストア回路１８にバスラインを
介さずに直接読み出せる。この時タイマー１９の
働きにより必要な時に１回必要な信号２３によつ
て指定されるＸアドレスが信号２６によりＸデー
タ２２から切り離されて選択されることになる。
この時RAMのアドレスにより指定された１ビツ
トが表示の１セグメントに１：１で対応する。即
ち１２８セグメントではこのRAM１７のうち
128ビツトにデイスプレイの情報がストアされて
いることになる。従つてデータを書き換えること
が必要なセグメントに対応するRAMのビツトの
データを書き換えるのみでデータの書き換えが完
了する。又デイスプレイデータの読み出しも従来
と全く同じにでき、この結果従来の方式に対しソ
フト上では表示データの転送には一切関知しない
でよく、ソフトへの負担がなく、プログラム領域
の節約ができると共に、プログラムを簡単にする
ことが可能になる。
RAM１７はＹレジスタ１５とＸレジスタ１６の
内容によりアドレスが指定されるセルの内容をバ
スライン２５を介してリード又はラインする他に
デイスプレイ用のストア回路１８にバスラインを
介さずに直接読み出せる。この時タイマー１９の
働きにより必要な時に１回必要な信号２３によつ
て指定されるＸアドレスが信号２６によりＸデー
タ２２から切り離されて選択されることになる。
この時RAMのアドレスにより指定された１ビツ
トが表示の１セグメントに１：１で対応する。即
ち１２８セグメントではこのRAM１７のうち
128ビツトにデイスプレイの情報がストアされて
いることになる。従つてデータを書き換えること
が必要なセグメントに対応するRAMのビツトの
データを書き換えるのみでデータの書き換えが完
了する。又デイスプレイデータの読み出しも従来
と全く同じにでき、この結果従来の方式に対しソ
フト上では表示データの転送には一切関知しない
でよく、ソフトへの負担がなく、プログラム領域
の節約ができると共に、プログラムを簡単にする
ことが可能になる。
第４図は第３図の回路を更に具体化した図であ
る。ＹデータはＹレジスタ３４に入力され、更に
Ｙデコーダ３３により２本のCAS信号となる。
リード／ライトコントロール及びデータのマルチ
ブレツクスを行なう回路３０はデータ線５１，５
２をバスライン４５に乗せたり、読んだりする。
RAMは４ビツト１ワードとすると2n×2m×４ビ
ツト分のセルから構成され、2n′×2m′×４ビツト
がデイスプレイエリア、2(n-n′)×2n×４ビツトが
通常のワーキングエリアとなる。Ｘデータにおい
てＸレジスタ３６に入つてから直接Ｘデコーダ３
５に入るのは2(n-n′)×2m×４ビツトのワーキング
エリア分であり、2n′×2n×４ビツトのデイスプ
レイエリア分はマルチブレクサ３８により、Ｘレ
ジスタの信号か、タイマーからの信号かが選択さ
れ、XDデコーダ３７に入力される。タイマー３
９は表示のダイナミツクドライブのための時分割
信号を発生させる機能をもち、分周器４０はラツ
チ４３に入れるデータを出力させるためのRAM
のＸアドレスを選択させるようマルチブレクサ３
８に送られる。タイマー３９により表示データを
次のタイミングに設定するため新たにラツチ４３
にデータを入れ換える時間になつたことを微分器
４１がマルチプレツクス信号５７を発生させる。
この時だけXDデコーダはＸデータではなく分周
器４０により設定されたアドレスを選択する。４
２は信号５７を更に幅を狭くして、ラツチさせる
ストローブ信号を発生させる。第７図はこの様子
を示している。デイスプレイ選択信号は信号５７
に、又ラツチのストローブ信号は信号５６に対応
する。Ｘアドレスはデイスプレイ選択があつた時
のみタイマー側の信号に切り換えられる。ラツチ
４３はRAM３１，３２のデータを信号５１，５
２と別に読み出せ、しかも全信号はマルチプレツ
クスすることなしにパラレルにラツチ４３に入力
され、更にパラレルにデイスプレイドライバ４４
に入力される。この結果RAMのワーキングエリ
ア、デイスプレイエリア全領域のリード、ライト
は通常のほとんどの時間で全く自由に行なえると
同時に、タイマーによりハードウエアーのみによ
りデイスプレイエリアのデータが順次ラツチ４３
に送り出されダイナミツクドライブの時分割デー
タとなる。この時、デイスプレイエリアの読み出
しをラツチ側に行なつている時、RAMのリー
ド、ライトが発生すると困る場合は第４図の如く
WAIT信号として出力し、この間のみ１インス
トラクシヨン分ウエイト動作にしておけば支障は
ない。
る。ＹデータはＹレジスタ３４に入力され、更に
Ｙデコーダ３３により２本のCAS信号となる。
リード／ライトコントロール及びデータのマルチ
ブレツクスを行なう回路３０はデータ線５１，５
２をバスライン４５に乗せたり、読んだりする。
RAMは４ビツト１ワードとすると2n×2m×４ビ
ツト分のセルから構成され、2n′×2m′×４ビツト
がデイスプレイエリア、2(n-n′)×2n×４ビツトが
通常のワーキングエリアとなる。Ｘデータにおい
てＸレジスタ３６に入つてから直接Ｘデコーダ３
５に入るのは2(n-n′)×2m×４ビツトのワーキング
エリア分であり、2n′×2n×４ビツトのデイスプ
レイエリア分はマルチブレクサ３８により、Ｘレ
ジスタの信号か、タイマーからの信号かが選択さ
れ、XDデコーダ３７に入力される。タイマー３
９は表示のダイナミツクドライブのための時分割
信号を発生させる機能をもち、分周器４０はラツ
チ４３に入れるデータを出力させるためのRAM
のＸアドレスを選択させるようマルチブレクサ３
８に送られる。タイマー３９により表示データを
次のタイミングに設定するため新たにラツチ４３
にデータを入れ換える時間になつたことを微分器
４１がマルチプレツクス信号５７を発生させる。
この時だけXDデコーダはＸデータではなく分周
器４０により設定されたアドレスを選択する。４
２は信号５７を更に幅を狭くして、ラツチさせる
ストローブ信号を発生させる。第７図はこの様子
を示している。デイスプレイ選択信号は信号５７
に、又ラツチのストローブ信号は信号５６に対応
する。Ｘアドレスはデイスプレイ選択があつた時
のみタイマー側の信号に切り換えられる。ラツチ
４３はRAM３１，３２のデータを信号５１，５
２と別に読み出せ、しかも全信号はマルチプレツ
クスすることなしにパラレルにラツチ４３に入力
され、更にパラレルにデイスプレイドライバ４４
に入力される。この結果RAMのワーキングエリ
ア、デイスプレイエリア全領域のリード、ライト
は通常のほとんどの時間で全く自由に行なえると
同時に、タイマーによりハードウエアーのみによ
りデイスプレイエリアのデータが順次ラツチ４３
に送り出されダイナミツクドライブの時分割デー
タとなる。この時、デイスプレイエリアの読み出
しをラツチ側に行なつている時、RAMのリー
ド、ライトが発生すると困る場合は第４図の如く
WAIT信号として出力し、この間のみ１インス
トラクシヨン分ウエイト動作にしておけば支障は
ない。
第５図は本発明の記憶回路を示す実施例であ
り、RAMのＹ方向の１ビツト分だけ具体例にし
たものである。図中、ｍはＹレジスタ３４のビツ
ト数、ｎ、n′はＸレジスタ３６のビツト数を各々
示す数値であり、各々RAMのある特定の記憶エ
リアに対応する。入力データDIはライトネーブ
ルWEのある時トライステートインバータ６１，
６２を介して選択されているＹアドレス、すなわ
ちCAS1〜CAS2mのうち１つが選択されトランジ
スタ６４，６５がONしている行にBIT線、
線を介して、入力される。このデータはRAS1〜
2(n-n′)又はRAS′1〜2n′の選択されている１つの列
のセルに書き込まれる。セル７１〜７３、セル７
４〜７５はRAMセル各々１ビツトに相当し、書
かれたデータは逆にCAS１〜２により選択され
たＹアドレスを介してインバータ６３をアンプと
し出力データDoとなる。同時にBIT線は直接イ
ンバータ６８をアンプとしてラツチ６９のデータ
端子に入力させる。従つて第４図で言えばトラン
ジスタ６４，６５、インバータ６０〜６３はコン
トロール回路３０に、ラツチ４３の１ビツト分が
ラツチ６９に、ドライバ４４の１ビツト分がドラ
イバ７０に相当する。タイマがドライブデータの
書き換えを要求してRAM′１〜RAM′２n′のうち
の１つを選択した時、この時インバータ６８のデ
ータがバリツドとなるので同時にラツチのストロ
ーブ信号STBが入力され、データがラツチ６９
にストアされる。BIT線、線を分離する信号
DRAM−ENはソフト上でワーキングエリアとデ
イスプレイエリアで分けられる場合はここをトラ
ンジスタ６６，６７により分離すると、ワーキン
グエリアへのリード、ライトと、タイマーのトリ
ガーによるラツチ６９へのストローブが同時に行
なえ、先ほどのウエイト信号によりウエイトのか
かる率がぐつと減少できるので便利である。
り、RAMのＹ方向の１ビツト分だけ具体例にし
たものである。図中、ｍはＹレジスタ３４のビツ
ト数、ｎ、n′はＸレジスタ３６のビツト数を各々
示す数値であり、各々RAMのある特定の記憶エ
リアに対応する。入力データDIはライトネーブ
ルWEのある時トライステートインバータ６１，
６２を介して選択されているＹアドレス、すなわ
ちCAS1〜CAS2mのうち１つが選択されトランジ
スタ６４，６５がONしている行にBIT線、
線を介して、入力される。このデータはRAS1〜
2(n-n′)又はRAS′1〜2n′の選択されている１つの列
のセルに書き込まれる。セル７１〜７３、セル７
４〜７５はRAMセル各々１ビツトに相当し、書
かれたデータは逆にCAS１〜２により選択され
たＹアドレスを介してインバータ６３をアンプと
し出力データDoとなる。同時にBIT線は直接イ
ンバータ６８をアンプとしてラツチ６９のデータ
端子に入力させる。従つて第４図で言えばトラン
ジスタ６４，６５、インバータ６０〜６３はコン
トロール回路３０に、ラツチ４３の１ビツト分が
ラツチ６９に、ドライバ４４の１ビツト分がドラ
イバ７０に相当する。タイマがドライブデータの
書き換えを要求してRAM′１〜RAM′２n′のうち
の１つを選択した時、この時インバータ６８のデ
ータがバリツドとなるので同時にラツチのストロ
ーブ信号STBが入力され、データがラツチ６９
にストアされる。BIT線、線を分離する信号
DRAM−ENはソフト上でワーキングエリアとデ
イスプレイエリアで分けられる場合はここをトラ
ンジスタ６６，６７により分離すると、ワーキン
グエリアへのリード、ライトと、タイマーのトリ
ガーによるラツチ６９へのストローブが同時に行
なえ、先ほどのウエイト信号によりウエイトのか
かる率がぐつと減少できるので便利である。
第６図は本発明を説明するための他の図であ
り、RAMのワーキングエリア８１とデイスプレ
イエリア８２の分割をＸ方向で行なうものであり
Ｙアドレス選択のためのレジスタ、デコーダの出
力がデータコントロールとマルチプリツクス回路
８０に入力される。Ｘデータは一方ではワーキン
グエリア８１を選択するＸレジスタ、デコーダ８
４に入力される。又Ｘデータはデイスプレイエリ
ア８２側では第４図と同様タイマー８８の信号と
マルチプレツクスされて、デコーダ８７により選
択される。従つてデイスプレイエリア８２の信号
はＹ方向はm′ビツト並列にラツチ８５に入り、
更にドライバ８６に入力される。
り、RAMのワーキングエリア８１とデイスプレ
イエリア８２の分割をＸ方向で行なうものであり
Ｙアドレス選択のためのレジスタ、デコーダの出
力がデータコントロールとマルチプリツクス回路
８０に入力される。Ｘデータは一方ではワーキン
グエリア８１を選択するＸレジスタ、デコーダ８
４に入力される。又Ｘデータはデイスプレイエリ
ア８２側では第４図と同様タイマー８８の信号と
マルチプレツクスされて、デコーダ８７により選
択される。従つてデイスプレイエリア８２の信号
はＹ方向はm′ビツト並列にラツチ８５に入り、
更にドライバ８６に入力される。
以上述べたように、本発明のマイクロコンピユ
ータは記憶回路（RAM）をワーキングエリアと
デイスプレイエリアに分け、デイスプレイエリア
のデータ読み出しを時分割信号に基づき行ない、
その読み出しデータをラツチする保持回路を設
け、その読み出し時には上記エリアを分離したこ
とにより、記憶回路からの表示データの転送処理
がマイクロコンピユータに与える負担を軽減する
ことができ、かつ表示品質を向上できる。
ータは記憶回路（RAM）をワーキングエリアと
デイスプレイエリアに分け、デイスプレイエリア
のデータ読み出しを時分割信号に基づき行ない、
その読み出しデータをラツチする保持回路を設
け、その読み出し時には上記エリアを分離したこ
とにより、記憶回路からの表示データの転送処理
がマイクロコンピユータに与える負担を軽減する
ことができ、かつ表示品質を向上できる。
第１図は従来のデイスプレイ駆動用回路を内蔵
するマイクロコンピユータの例、第２図は第１図
の例の動作タイミング、第３図は本発明を説明す
るためのデイスプレイ駆動用回路を内蔵するマイ
クロコンピユータの例、第４図は第３図の具体
例、第５図は本発明の実施例である第４図の
RAMの部分の具体例、第６図は本発明を説明す
るためのデイスプレイ駆動用回路を内蔵するマイ
クロコンピユータの他の例、第７図は第４図の実
施例の動作タイミング。 ３０……ライトコントロール及びデータマルチ
プレツクサ、３８……マルチプレツクサ、４０…
…分周器、４１……微分信号発生器、４２……ス
トローブ信号発生器、３１，８１……RAMのワ
ーキングエリア、３２，８２……RAMのデイス
プレイエリア、７１，７５……RAMのセル１ビ
ツト分。
するマイクロコンピユータの例、第２図は第１図
の例の動作タイミング、第３図は本発明を説明す
るためのデイスプレイ駆動用回路を内蔵するマイ
クロコンピユータの例、第４図は第３図の具体
例、第５図は本発明の実施例である第４図の
RAMの部分の具体例、第６図は本発明を説明す
るためのデイスプレイ駆動用回路を内蔵するマイ
クロコンピユータの他の例、第７図は第４図の実
施例の動作タイミング。 ３０……ライトコントロール及びデータマルチ
プレツクサ、３８……マルチプレツクサ、４０…
…分周器、４１……微分信号発生器、４２……ス
トローブ信号発生器、３１，８１……RAMのワ
ーキングエリア、３２，８２……RAMのデイス
プレイエリア、７１，７５……RAMのセル１ビ
ツト分。
Claims (1)
- 【特許請求の範囲】 １ データ入力回路に接続されたワーキングエリ
アと、データ出力回路を有し且つ前記データ入力
回路から入力された表示データを記憶してなるデ
イスプレイエリアと、前記デイスプレイエリアと
前記ワーキングエリア及び前記データ入力回路と
を接続または分離する制御手段とを有する記憶回
路を備えるマイクロコンピユータに於て、 時分割信号を発生する手段と、 前記時分割信号に基づき前記デイスプレイエリ
アをアドレス選択する手段と、 前記デイスプレイエリアから前記データ出力回
路を介して読み出された前記表示データを前記時
分割信号に基づいてラツチし、表示駆動手段に供
給する保持回路とを有し、 前記デイスプレイエリアから前記データ出力回
路を介して前記表示データを読み出すとき、前記
制御手段により前記デイスプレイエリアと前記ワ
ーキングエリア及び前記データ入力回路とを分離
してなる ことを特徴とするマイクロコンピユータ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61314935A JPS62174825A (ja) | 1986-12-26 | 1986-12-26 | マイクロコンピユ−タ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61314935A JPS62174825A (ja) | 1986-12-26 | 1986-12-26 | マイクロコンピユ−タ |
Related Parent Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP16849879A Division JPS5690338A (en) | 1979-12-24 | 1979-12-24 | Microcomputer |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62174825A JPS62174825A (ja) | 1987-07-31 |
| JPH042970B2 true JPH042970B2 (ja) | 1992-01-21 |
Family
ID=18059419
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61314935A Granted JPS62174825A (ja) | 1986-12-26 | 1986-12-26 | マイクロコンピユ−タ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62174825A (ja) |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS4827644A (ja) * | 1971-08-13 | 1973-04-12 | ||
| JPS5429532A (en) * | 1977-08-08 | 1979-03-05 | Fujitsu Ltd | Dynamic mosic memory |
-
1986
- 1986-12-26 JP JP61314935A patent/JPS62174825A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS62174825A (ja) | 1987-07-31 |
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