JPH042971B2 - - Google Patents
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- JPH042971B2 JPH042971B2 JP63071290A JP7129088A JPH042971B2 JP H042971 B2 JPH042971 B2 JP H042971B2 JP 63071290 A JP63071290 A JP 63071290A JP 7129088 A JP7129088 A JP 7129088A JP H042971 B2 JPH042971 B2 JP H042971B2
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- JP
- Japan
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- data
- signal
- address
- display
- circuit
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- Digital Computer Display Output (AREA)
Description
【発明の詳細な説明】
本発明はデイスプレイデータを記憶するための
読み出し書き込み可能な記憶装置に関する。
読み出し書き込み可能な記憶装置に関する。
従来デイスプレイ用駆動回路をそのチツプ内に
内蔵するマイクロコンピユータにおいては、内蔵
するRAM（ランダムアクセスメモリー）又はレ
ジスターの一部をデイスプレイ用のエリアとして
用いてきた。このデイスプレイエリアから必要な
データをデイスプレイ用のデータストア回路へ転
送してデイスプレイドライバーよりデイスプレイ
素子をドライブする。又はデイスプレイエリアか
ら必要なデータを読み出して表示データの変更を
行なう。第１図は従来の表示用ドライバ回路の一
例を示す。内部データの保持として2n×2mビツト
の記憶容量を有するRAM５を用い、このRAM
のアドレス指定のためにＸアドレス信号３を出力
するｎビツトのＸレジスタ４とＹアドレス信号２
を出力するｍビツトのＹレジスタ１を備えてい
る。RAM５の出力はｌビツト構成のバス６を介
してアキユームレータ７と結合されている。又デ
イスプレイ回路はアキユームレータからのデータ
をシフトレジスタ９にシリアルに転送しそのパラ
レル出力１０からドライバ１２に入力され、ドラ
イバ１２の出力はドライブ出力１１により表示装
置１３をドライブする。RAM５の一部がデイス
プレイデータのストア回路として用いられてお
り、その都度ソフトウエアによりRAM５からア
キユームレータ７を介して転送命令によりシフト
レジスタに転送される。通常デイスプレイ装置と
しては液晶、発光ダイオード、螢光表示器が多く
用いられており、多数セグメントを少ないピン数
で効率よくドライブするためにダイナミツクドラ
イブ方式が用いられている。例えば１２８のセグ
メントをドライブするには1/8デユーテイにして
８本のタイミング信号と16本のデータ信号による
マトリツクスをとる。この時問題となるのはもし
表示デユーテイの１サイクルを８ｍsecとすると
データの転送は８ｍsecの1/8すなわち１ｍsecに
１回行なわねばならない。第２図にこのタイミン
グを示すがToをデータを１回書き換える周期即
ち１ｍsec、データを書き換える時間をTDTとす
ると、このシステムにおいてはデータを１回書き
換えるにはRAMのアドレス設定即ちＸレジスタ
４、Ｙレジスタ１の設定を行ない、RAMのデー
タをアキユームレータ７に転送し、更にそこから
シフトレジスタ９に転送する。これを何回か繰り
返すと（例えば16ビツトのシフトレジスタで、デ
ータが４ビツトパラレルとすれば４回）始めて駆
動データの書き換えが完了する。そうすると、第
２図に示すようにデータを書き換える処理時間が
余りにもかかり、本来のマイクロコンピユータの
処理時間が、少なくなつてしまうという重大な欠
点がある。更にはデータの書き換えを行なつた残
りの時間での処理がTo内にきちんとおさまらな
いと、Toが変動し表示装置の明るさのむらを生
じさせる。
内蔵するマイクロコンピユータにおいては、内蔵
するRAM（ランダムアクセスメモリー）又はレ
ジスターの一部をデイスプレイ用のエリアとして
用いてきた。このデイスプレイエリアから必要な
データをデイスプレイ用のデータストア回路へ転
送してデイスプレイドライバーよりデイスプレイ
素子をドライブする。又はデイスプレイエリアか
ら必要なデータを読み出して表示データの変更を
行なう。第１図は従来の表示用ドライバ回路の一
例を示す。内部データの保持として2n×2mビツト
の記憶容量を有するRAM５を用い、このRAM
のアドレス指定のためにＸアドレス信号３を出力
するｎビツトのＸレジスタ４とＹアドレス信号２
を出力するｍビツトのＹレジスタ１を備えてい
る。RAM５の出力はｌビツト構成のバス６を介
してアキユームレータ７と結合されている。又デ
イスプレイ回路はアキユームレータからのデータ
をシフトレジスタ９にシリアルに転送しそのパラ
レル出力１０からドライバ１２に入力され、ドラ
イバ１２の出力はドライブ出力１１により表示装
置１３をドライブする。RAM５の一部がデイス
プレイデータのストア回路として用いられてお
り、その都度ソフトウエアによりRAM５からア
キユームレータ７を介して転送命令によりシフト
レジスタに転送される。通常デイスプレイ装置と
しては液晶、発光ダイオード、螢光表示器が多く
用いられており、多数セグメントを少ないピン数
で効率よくドライブするためにダイナミツクドラ
イブ方式が用いられている。例えば１２８のセグ
メントをドライブするには1/8デユーテイにして
８本のタイミング信号と16本のデータ信号による
マトリツクスをとる。この時問題となるのはもし
表示デユーテイの１サイクルを８ｍsecとすると
データの転送は８ｍsecの1/8すなわち１ｍsecに
１回行なわねばならない。第２図にこのタイミン
グを示すがToをデータを１回書き換える周期即
ち１ｍsec、データを書き換える時間をTDTとす
ると、このシステムにおいてはデータを１回書き
換えるにはRAMのアドレス設定即ちＸレジスタ
４、Ｙレジスタ１の設定を行ない、RAMのデー
タをアキユームレータ７に転送し、更にそこから
シフトレジスタ９に転送する。これを何回か繰り
返すと（例えば16ビツトのシフトレジスタで、デ
ータが４ビツトパラレルとすれば４回）始めて駆
動データの書き換えが完了する。そうすると、第
２図に示すようにデータを書き換える処理時間が
余りにもかかり、本来のマイクロコンピユータの
処理時間が、少なくなつてしまうという重大な欠
点がある。更にはデータの書き換えを行なつた残
りの時間での処理がTo内にきちんとおさまらな
いと、Toが変動し表示装置の明るさのむらを生
じさせる。
本発明はこのような欠点を除去したものであり
従つて本発明の目的はデイスプレイデータをソフ
トによりいちいち転送しないでも自動的に必要な
データを表示装置に送れる方式を提供することに
より、マイクロコンピユータのソフト処理の時間
を表示にわずらわされることなく十分にとれるよ
うにすることであり、更には表示装置の明るさの
ゆらぎや、ちらつきをなくすことである。
従つて本発明の目的はデイスプレイデータをソフ
トによりいちいち転送しないでも自動的に必要な
データを表示装置に送れる方式を提供することに
より、マイクロコンピユータのソフト処理の時間
を表示にわずらわされることなく十分にとれるよ
うにすることであり、更には表示装置の明るさの
ゆらぎや、ちらつきをなくすことである。
第３図は本発明の方式の一実施例をブロツク図
で示している。RAM１７はＹレジスタ１５とＸ
レジスタ１６の内容によりアドレスが指定される
セルの内容をバスライン２５を介してリード又は
ライトする他にデイスプレイ用のストア回路１８
にバスラインを介さずに直接読み出せる。この時
タイマー１９の働きにより必要な時に１回必要な
信号２３によつて指定されるＸアドレスが信号２
６によりＸデータ２２から切り離されて選択され
ることになる。この時RAMのアドレスにより指
定された１ビツトが表示の１セグメントに１：１
で対応する。即ち１２８セグメントではこの
RAM１７のうち128ビツトにデイスプレイの情
報がストアされていることになる。従つてデータ
を書き換えることが必要なセグメントに対応する
RAMのビツトのデータを書き換えるのみでデー
タの書き換えが完了する。又デイスプレイデータ
の読み出しも従来と全く同じにでき、この結果従
来の方式に対しソフト上では表示データの転送に
は一切関知しないでよく、ソフトへの負担がな
く、プログラム領域の節約ができると共に、プロ
グラムを簡単にすることが可能になる。
で示している。RAM１７はＹレジスタ１５とＸ
レジスタ１６の内容によりアドレスが指定される
セルの内容をバスライン２５を介してリード又は
ライトする他にデイスプレイ用のストア回路１８
にバスラインを介さずに直接読み出せる。この時
タイマー１９の働きにより必要な時に１回必要な
信号２３によつて指定されるＸアドレスが信号２
６によりＸデータ２２から切り離されて選択され
ることになる。この時RAMのアドレスにより指
定された１ビツトが表示の１セグメントに１：１
で対応する。即ち１２８セグメントではこの
RAM１７のうち128ビツトにデイスプレイの情
報がストアされていることになる。従つてデータ
を書き換えることが必要なセグメントに対応する
RAMのビツトのデータを書き換えるのみでデー
タの書き換えが完了する。又デイスプレイデータ
の読み出しも従来と全く同じにでき、この結果従
来の方式に対しソフト上では表示データの転送に
は一切関知しないでよく、ソフトへの負担がな
く、プログラム領域の節約ができると共に、プロ
グラムを簡単にすることが可能になる。
第４図は第３図の回路を更に具体化した例であ
る。ＹデータはＹレジスタ３４に入力され、更に
Ｙデコーダ３３により2m本のCAS信号となる。
リード／ライトコントロール及びデータのマルチ
ブレツクスを行なう回路３０はデータ線５１，５
２をバスライン４５に乗せたり、読んだりする。
RAMは４ビツト１ワードとすると2n×2m×４ビ
ツト分のセルから構成され、2n′×2m×４ビツト
がデイスプレイエリア、2(n-n′)×2m×４ビツトが
通常のワーキングエリアとなる。Ｘデータにおい
てＸレジスタ３６に入つてから直接Ｘデコーダ３
５に入るのは2(n-n′)×2m×４ビツトのワーキング
エリア分であり、2n′×2n×４ビツトのデイスプ
レイエリア分はマルチブレクサ３８により、Ｘレ
ジスタの信号か、タイマーからの信号かが選択さ
れ、XDデコーダ３７に入力される。タイマー３
９は表示のダイナミツクドライブのための時分割
信号を発生させる機能をもち、分周器４０は時分
割信号を分周してRAMのアドレス選択をするた
めの信号を出力し、この信号がラツチ４３に入れ
るデータを出力させるためのRAMのＸアドレス
を選択させるようマルチブレクサ３８に送られ
る。タイマー３９により表示データを次のタイミ
ングに設定するため新たにラツチ４３にデータを
入れ換える時間になつたことを微分器４１がマル
チプレツクス信号５７を発生させる。
る。ＹデータはＹレジスタ３４に入力され、更に
Ｙデコーダ３３により2m本のCAS信号となる。
リード／ライトコントロール及びデータのマルチ
ブレツクスを行なう回路３０はデータ線５１，５
２をバスライン４５に乗せたり、読んだりする。
RAMは４ビツト１ワードとすると2n×2m×４ビ
ツト分のセルから構成され、2n′×2m×４ビツト
がデイスプレイエリア、2(n-n′)×2m×４ビツトが
通常のワーキングエリアとなる。Ｘデータにおい
てＸレジスタ３６に入つてから直接Ｘデコーダ３
５に入るのは2(n-n′)×2m×４ビツトのワーキング
エリア分であり、2n′×2n×４ビツトのデイスプ
レイエリア分はマルチブレクサ３８により、Ｘレ
ジスタの信号か、タイマーからの信号かが選択さ
れ、XDデコーダ３７に入力される。タイマー３
９は表示のダイナミツクドライブのための時分割
信号を発生させる機能をもち、分周器４０は時分
割信号を分周してRAMのアドレス選択をするた
めの信号を出力し、この信号がラツチ４３に入れ
るデータを出力させるためのRAMのＸアドレス
を選択させるようマルチブレクサ３８に送られ
る。タイマー３９により表示データを次のタイミ
ングに設定するため新たにラツチ４３にデータを
入れ換える時間になつたことを微分器４１がマル
チプレツクス信号５７を発生させる。
この時だけXDデコーダはＸデータでなく分周
器４０により設定されたアドレスを選択する。４
２は信号５７を更に幅を狭くして、ラツチさせる
ストローブ信号を発生させる。第７図はこの様子
を示している。デイスプレイ選択信号は信号５７
に、又ラツチのストローブ信号は信号５６に対応
する。Ｘアドレスはデイスプレイ選択があつた時
のみタイマー側の信号に切り換えられる。ラツチ
４３はRAM３１，３２のデータを信号５１，５
２と別に読み出せ、しかも全信号はマルチブレツ
クスすることなしにパラレルにラツチ４３に入力
され、更にパラレルにデイスプレイドライバ４４
に入力される。この結果RAMのワーキングエリ
ア、デイスプレイエリア全領域のリード、ライト
は通常のほとんどの時間で全く自由に行なえると
同時に、タイマーによりハードウエアーのみによ
りデイスプレイエリアのデータが順次ラツチ４３
に送り出されダイナミツクドライブの時分割デー
タとなる。この時、デイスプレイエリアの読み出
しをラツチ側に行なつている時、RAMのリー
ド、ライトが発生すると困る場合は第４図の如く
WAIT信号として出力し、この間のみ１インス
トラクシヨン分ウエイト動作にしておけば支障は
ない。
器４０により設定されたアドレスを選択する。４
２は信号５７を更に幅を狭くして、ラツチさせる
ストローブ信号を発生させる。第７図はこの様子
を示している。デイスプレイ選択信号は信号５７
に、又ラツチのストローブ信号は信号５６に対応
する。Ｘアドレスはデイスプレイ選択があつた時
のみタイマー側の信号に切り換えられる。ラツチ
４３はRAM３１，３２のデータを信号５１，５
２と別に読み出せ、しかも全信号はマルチブレツ
クスすることなしにパラレルにラツチ４３に入力
され、更にパラレルにデイスプレイドライバ４４
に入力される。この結果RAMのワーキングエリ
ア、デイスプレイエリア全領域のリード、ライト
は通常のほとんどの時間で全く自由に行なえると
同時に、タイマーによりハードウエアーのみによ
りデイスプレイエリアのデータが順次ラツチ４３
に送り出されダイナミツクドライブの時分割デー
タとなる。この時、デイスプレイエリアの読み出
しをラツチ側に行なつている時、RAMのリー
ド、ライトが発生すると困る場合は第４図の如く
WAIT信号として出力し、この間のみ１インス
トラクシヨン分ウエイト動作にしておけば支障は
ない。
第５図は本発明を更にわかりやすくすべく
RAMのＹ方向の１ビツト分だけ具体例にしたも
のである。図中、ｍはＹレジスタ３４のビツト
数、ｎ、n′はＸレジスタ３６のビツト数を各々示
す数値であり、各々RAMのある特定の記憶エリ
アに対応する。入力データDIはライトイネーブ
ルWEのある時トライステートインバータ６１，
６２を介して選択されているＹアドレス、即ち
CAS1〜CAS2 mのうちの１つが選択されトランジ
スタ６４，６５がONしている行にBIT線、
線を介して、入力される。このデータは
RAS1〜2 (n-n′)又はRAS′1〜2 n′の選択されている１つ
の列のセルに書き込まれる。セル７１〜７３、セ
ル７４〜７５はRAMセル各々１ビツトに相当
し、書かれたデータは逆にCAS1〜2 mにより選択さ
せれたＹアドレスを介してインバータ６３をアン
プとし出力データD0となる。同時にBIT線は直
接インバータ６８をアンプとしてラツチ６９のデ
ータ端子に入力される。従つて第４図で言えばト
ランジスタ６４，６５、インバータ６０〜６３は
コントロール回路３０に、ラツチ４３の１ビツト
分がラツチ６９に、ドライバ４４の１ビツト分が
ドライバ７０に相当する。タイマーがドライブデ
ータの書き換えを要求してRAS′1〜RAS′2 n′のう
ちの１つを選択した時、この時インバータ６８の
データがバリツドとなるので同時にラツチのスト
ローブ信号STBが入力され、データがラツチ６
９にストアされる。BIT線、線を分離する信
号DRAM−ENはソフト上でワーキングエリアと
デイスプレイエリアで分けられる場合はここをト
ランジスタ６６，６７により分離すると、ワーキ
ングエリアへのリード、ライトと、タイマーのト
リガーによるラツチ６９へのストローブが同時に
行なえ、先程のウエイト信号によりウエイトのか
かる率がぐつと減少できるので便利である。
RAMのＹ方向の１ビツト分だけ具体例にしたも
のである。図中、ｍはＹレジスタ３４のビツト
数、ｎ、n′はＸレジスタ３６のビツト数を各々示
す数値であり、各々RAMのある特定の記憶エリ
アに対応する。入力データDIはライトイネーブ
ルWEのある時トライステートインバータ６１，
６２を介して選択されているＹアドレス、即ち
CAS1〜CAS2 mのうちの１つが選択されトランジ
スタ６４，６５がONしている行にBIT線、
線を介して、入力される。このデータは
RAS1〜2 (n-n′)又はRAS′1〜2 n′の選択されている１つ
の列のセルに書き込まれる。セル７１〜７３、セ
ル７４〜７５はRAMセル各々１ビツトに相当
し、書かれたデータは逆にCAS1〜2 mにより選択さ
せれたＹアドレスを介してインバータ６３をアン
プとし出力データD0となる。同時にBIT線は直
接インバータ６８をアンプとしてラツチ６９のデ
ータ端子に入力される。従つて第４図で言えばト
ランジスタ６４，６５、インバータ６０〜６３は
コントロール回路３０に、ラツチ４３の１ビツト
分がラツチ６９に、ドライバ４４の１ビツト分が
ドライバ７０に相当する。タイマーがドライブデ
ータの書き換えを要求してRAS′1〜RAS′2 n′のう
ちの１つを選択した時、この時インバータ６８の
データがバリツドとなるので同時にラツチのスト
ローブ信号STBが入力され、データがラツチ６
９にストアされる。BIT線、線を分離する信
号DRAM−ENはソフト上でワーキングエリアと
デイスプレイエリアで分けられる場合はここをト
ランジスタ６６，６７により分離すると、ワーキ
ングエリアへのリード、ライトと、タイマーのト
リガーによるラツチ６９へのストローブが同時に
行なえ、先程のウエイト信号によりウエイトのか
かる率がぐつと減少できるので便利である。
第６図は本発明の他の実施例であり、RAMの
ワーキングエリア８１とデイスプレイエリア８２
の分割をＸ方向で行なうものでありＸアドレス選
択のためのレジスタ、デコーダの出力がデータコ
ントロールとマルチブレツクス回路８０に入力さ
れる。Ｘデータは一方ではワーキングエリア８１
を選択するＸレジスタ、デコーダ８４に入力され
る。又Ｘデータはデイスプレイエリア８２側では
第４図と同様タイマー８８の信号とマルチブレツ
クスされて、デコーダ８７により選択される。従
つてデイスプレイエリア８２の信号はＹ方向は
m′ビツト並列にラツチ８５に入り、更にドライ
バ８６に入力される。
ワーキングエリア８１とデイスプレイエリア８２
の分割をＸ方向で行なうものでありＸアドレス選
択のためのレジスタ、デコーダの出力がデータコ
ントロールとマルチブレツクス回路８０に入力さ
れる。Ｘデータは一方ではワーキングエリア８１
を選択するＸレジスタ、デコーダ８４に入力され
る。又Ｘデータはデイスプレイエリア８２側では
第４図と同様タイマー８８の信号とマルチブレツ
クスされて、デコーダ８７により選択される。従
つてデイスプレイエリア８２の信号はＹ方向は
m′ビツト並列にラツチ８５に入り、更にドライ
バ８６に入力される。
本発明によれば、記憶回路が表示データの読み
出しアクセスに費やされる時間の割合が低減した
ことにより、残りの時間に多くのアクセスが可能
となり、記憶回路のアクセスの自由度が増す。ま
た、ラツチ回路からドライイバに確実に表示デー
タが供給されるので表示品質も良い。
出しアクセスに費やされる時間の割合が低減した
ことにより、残りの時間に多くのアクセスが可能
となり、記憶回路のアクセスの自由度が増す。ま
た、ラツチ回路からドライイバに確実に表示デー
タが供給されるので表示品質も良い。
第１図は従来の記憶装置を示す図。第２図は第
１図の動作タイミングを示す図。第３図は本発明
の記憶装置の実施例を示す図。第４図は第３図の
具体例を示す図。第５図は第４図のRAMの部分
の具体例を示す図。第６図は本発明の記憶装置の
他の実施例を示す図。第７図は第４図の実施例の
動作タイミングを示す図。 ３０……ライトコントロール及びデータマルチ
ブレツクサ、３８……マルチブレツクサ、４０…
…分周器、４１……微分信号発生器、４２……ス
トローブ信号発生器、３１，８１……RAMのワ
ーキングエリア、３２，８２……RAMのデイス
プレイエリア、７１〜７５……RAMのセルの１
ビツト分。
１図の動作タイミングを示す図。第３図は本発明
の記憶装置の実施例を示す図。第４図は第３図の
具体例を示す図。第５図は第４図のRAMの部分
の具体例を示す図。第６図は本発明の記憶装置の
他の実施例を示す図。第７図は第４図の実施例の
動作タイミングを示す図。 ３０……ライトコントロール及びデータマルチ
ブレツクサ、３８……マルチブレツクサ、４０…
…分周器、４１……微分信号発生器、４２……ス
トローブ信号発生器、３１，８１……RAMのワ
ーキングエリア、３２，８２……RAMのデイス
プレイエリア、７１〜７５……RAMのセルの１
ビツト分。
Claims (1)
- 【特許請求の範囲】 １ 第１のアドレス信号によりアドレス選択され
て表示ドライバにより表示すべき表示データを記
憶する記憶回路を有する記憶装置に於いて、 時分割信号を発生する回路と、 前記時分割信号を分周して第２のアドレス信号
を形成する手段と、 前記表示データの読み出し時にアドレス切り換
え信号を形成する手段と、 該アドレス切り換え信号を入力する期間は前記
第１のアドレス信号の少なくとも一部に代わり前
記第２のアドレス信号を前記記憶回路のアドレス
選択のために供給するアドレス切り換え手段と、 前記時分割信号に基づいて形成されたストロー
ブ信号を受けて、前記第２のアドレス信号により
アドレス選択されて前記記憶回路から読み出され
た前記表示データをラツチし、前記表示ドライバ
に供給する保持回路とを有する ことを特徴とする記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63071290A JPS63271524A (ja) | 1988-03-25 | 1988-03-25 | 記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63071290A JPS63271524A (ja) | 1988-03-25 | 1988-03-25 | 記憶装置 |
Related Parent Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP16849879A Division JPS5690338A (en) | 1979-12-24 | 1979-12-24 | Microcomputer |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63271524A JPS63271524A (ja) | 1988-11-09 |
| JPH042971B2 true JPH042971B2 (ja) | 1992-01-21 |
Family
ID=13456410
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63071290A Granted JPS63271524A (ja) | 1988-03-25 | 1988-03-25 | 記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63271524A (ja) |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS567162A (en) * | 1979-06-29 | 1981-01-24 | Matsushita Electric Ind Co Ltd | Memory sharing device for arithmetic control unit |
-
1988
- 1988-03-25 JP JP63071290A patent/JPS63271524A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS63271524A (ja) | 1988-11-09 |
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