JPS60241129A - マイクロプロセツサ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［発明の技術分野］ この発明は、論理演算と共に数学的な算術演算をも効果
的に簡単なプログラムによって実行させるマイクロプロ
セッサに関する。

［発明の背景技術］ 例えば、８ビツトのデータバスを備えたマイクロプロセ
ッサにあっては、ビット同士の論理演算を実行するには
、ビットシフト命令を多用して演算を進行させなければ
ならない。このため、非常に効率の悪い演算制御を実行
しなければならない。

例えば、入力ボートＰ１としてＰ１０〜Ｐ１７を備え、
出力ポートＰ３としてＰ３０〜Ｐ３７を備えるモトロー
ラ社製マイクロプロセッサＭＣ６８０１を用いて、入力
ボートＰ１０とＰｌｌからのビット単位の論理積演算を
行ない、その結果を出力ポートｐ３２に出力するプログ
ラムは次のようになる。

ＬＤＡＡ　Ｐｉ ０ＬＡ ＡＮＤＡ　ＰＩ ＯＬＡ ＡＮＤＡ　＃＄０４ ＳＴＡＡ　ＭＥＭＯＲＹ ＬＤＡＡ　Ｐ３ ＡＮＤＡ　＃＄ＦＢ ＯＲＡ　ＭＥＭＯＲＹ ＳＴＡＡ　Ｐ３ ここで、ＭＥＭＯＲＹとして示した数値は、上記ＭＣ６
８０１がアクセス可能なＲＡＭの任意の番地を表わして
いる。すなわち、この例では非常に単純な論理演算を実
行するために１０ステツプが必要となるものである。

このようなビット単位の論理演算を効率良く実行させる
ためには、例えばモトローラ社製の１ビツトマイクロプ
ロセッサＭＣ１４５００が効果的に使用できる。しかし
、このような１ピッマイク日プロセッサによって複数ビ
ットに対する演算、例えばカウント動作を実行させる場
合には、非常に効率の悪い状態となる。すなわち、この
ような１ビツトマイクロプロセツサによって６段のカウ
ンタ回路を実現しようとすると、このカウンタの各段に
対してそれぞれ９ステツプのプログラムが必要であり、
その他クロツク用として５ステツプ必要な状態となる。

したがって、合計５９ステツプ必要な状態となる。つま
り、各命令をいずれも１ワードと考えると、５９ワード
のプログラムメモリを消費するものであり、データメモ
リとしては１３ビツトを消費する状態となる。

［発明の目的］ この発明は上記のような点に鑑みなされたもので、例え
ばビット単位の論理演算が効率よく実行できるようにす
ると共に、複数ビットによる算術演算も効果的に実行す
ることができ、各種制御装置に対して効果的に使用でき
るようにするマイクロプロセッサを提供しようとするも
のである。

また、上記のように論理演算と共に算術演算が実行され
る状態としながら、データメモリ部分を充分に簡単な共
通構成とすることができるようにすることも目的として
いる。

［発明の概要］ すなわち、この発明に係るマイクロプロセッサは、主と
してビット単位の論理演算を実行する論理ユニットと、
複数ビットの算術演埠を実行する紳術演算ユニットとを
設け、これら各ユニットに対してそれぞれ専用のデータ
バスを設定するようにしている。また、この場合上記第
１および第２のデータバスに対して共通の状態でデータ
メモリを設定するものであり、このデータメモリは上記
それぞれのデータバスに対して接続設定されるビット変
換回路、およびこのビット変換回路に対して内部バスを
介して結合設定される共通ビット構成の内部メモリによ
って構成するものである。

［発明の実施例］ 以下、図面を参照してこの発明の一実施例を説明する。

第１図はその構成を示しているもので、このマイクロプ
ロセッサにあっては第１および第２のデータバス１１お
よび１２を備えている。第１のデータバス１１は例えば
１ビツト等のｎ１ビツト構成のデータバスであって、こ
の第１のデータバス１１に対しては、ビット単位の論理
演算、あるいは簡単な算術演算が実行される第１の演算
ユニット１３（Ｌｏｇｉｃ　Ｕｎｉｔ　、あるいは　Ａ
　ｒｉｔｌｖｅｔｉｃｌｏｇｉｃ　ＩＪｎｉｔ＝ＡＬＵ
）が接続設定されている。

また、第２のデータバス１２は上記ｎ１とは異なる例え
ば８ビツト等のｎ２ビツト構成とされるもので、この第
２のデータバス１２に対しては第２の演算ユニット１４
が接続設定されている。

そして、このように並列的に設定される第１および第２
のデータバス１１および１２に対しては、共通となる状
態でデータメモリ１５が接続設定され、また入出力ボー
ト１６が接続設定されている。

このように設定されるマイクロプロセッサ部分に対して
は、クロック発生回路１１で発生されたクロック信号が
供給されるようになるもので、このクロック発生回路１
１で発生されたシステムクロック信号は、プログラムカ
ウンタ１８を動作させ、このカウンタ１８の計数出力に
よってプログラムメモリ１９のアドレスが指定されるよ
うになるものである。このアドレス指定されたプログラ
ムメモリ１９は、そのアドレスに対応したデータを出力
するものであり、この出力データは命令デコーダ２０に
よ−）で解読されるようになる。

この命令デコーダ２０は、上記第１のデータバス１１あ
るいは第２のデータバス１２に対して命令出力を結合す
るようになるもので、上記命令デコーダ２０によって解
読された命令が、ｎ１ピッＩ〜単位の演算を指令する命
令で、第１の演算ユニット１３において演算実行可能な
命令である場合には、第１のデータバス１１を選択する
。そして、上記第１の演算ユニット１３と共に、データ
メモリ１５および入出力ボート１６をアクセスするよう
になる。

また、命令デコーダ２０において解読された命令が、ｎ
２ビット単位の算術演算命令（例えばＩＮＣＡ命令）で
あった場合には、ｎ２ビツト構成の第２のデータバス１
２が選択され、第２の演算ユニット１４、およびデータ
メモリ１５、入出力ボート１６がアクセスされるように
なる。

ここで、上記のように構成されるマイクロプロセッサに
おいて、前述したマイクロプロセッサＭ０１４５００の
命令体系で、前述したビット単位の論理演算例をプログ
ラムして示せば、第１のデータバス１１を１ビツト構成
として第１の演算ユニット１３でビット単位の論理積演
算を実行するためには次のようになる。

ＬＤ　Ｐｌｏ Ａ　Ｎ　Ｄ　Ｐ　１１ Ｓ　Ｔ　ＯＰ　３２ また、バイト単位の入力ボートＰ１の８ビツトの入力デ
ータを数値とみなして、そのデータ値を＋１（インクリ
メント）してバイト単位の出カポ−ｈＰ３に対して出力
するような演算にあっては、前記ＭＣ６８０１の命令体
系でプログラムすれば次のようになる。

ＬＡＤＤ　Ｐｉ ＮＣＡ ＳＴＡＡ　Ｐ３ すなわち、ビット単位の論理演算を主として実行する第
１の演算ユニット１３と、このユニット１３に対して接
続設定される第１のデータバス１１を使用した論理演算
のプログラム、および複数ビットの演算を主として実行
する第２の演算ユニット１４と、このユニット１４に対
して接続設定される複数ビット構成の第２のデータバス
１２を使用したＩ１１演算のプログラムが、１つのマイ
クロプロセッサによって実行されるうになるものであり
、データの処理効率が効果的に向上される状態となる。

ここで、上記のようにｎｌおよびｎ２とビット構成の異
なる第１および第２のデータバス１１および１２に対し
て共通状態で設定されるデータメモリ１５は、第２図に
示すように構成されている。すなわち、このデータメモ
リ１５にあっては上記データバス１１および１２で使用
されるビット数とは無関係なｍビット構成の内部データ
メモリ１５１を備えるもので、この内部データメモリ１
５１に対して内部データバス１５２を介して第１および
第２のビット変換回路１５３および１５４が接続設定さ
れる。この第１および第２のビット変換回路１５３およ
び１５４は、それぞれ第１および第２のデータバス１１
および１２とデータの交換を行なうもので、第１のビッ
ト変換回路１５３はｎ１ビツトのデータをｍビット構成
のデータに変換し、またｍビットのデータをｎ１ビツト
構成のデータに変換するものである。

また、第２のビット変換回路１５４はｎ２ビツト構成の
データをｍビット構成のデータに変換し、さらにｍビッ
ト構成のデータをｎ２ビツト構成のデータに変換するも
のである。

第３図は上記のようなデータメモリ１５を具体的に構成
した場合の例を示しているもので、この場合はｎｌは１
ビツト、ｎ２は８ビツトとし、さらにｍを８ビツトと設
定した例を示している。

すなわち、第１のデータバス１１は１ビツト構成とされ
、第２のデータバス１２は８ビツト構成とされるもので
、第１のビット変換回路１５３となるｒｌ−８Ｊビット
変換回―は、８チヤンネルマルチプレクザ１５３ａ　（
Ｔ　Ｃ４０５１Ｂ　Ｐ　）およびバスターミネータ１５
３ｂ（ＣＤ４０１１７Ｂ）で構成する。また、第２のビ
ット変換回路１５４はｒｓ−ｆｓ」ビット変換を行なう
もので、８ビツトバスバツフア１５４ａ（ＴＣ４０Ｈ２
４５）が使用され、さらに内部データメモリ１５１とし
てｒ２０４８バイト×８ピッ；〜」のスタティックＲＡ
Ｍ１５１ａ　（ＴＣ５５１７ＡＰ）が使用される。図に
おいて、２１はアドレスバスであり、１５５はコントロ
ールバスである。

次に上記のように構成されるマイクロプロセッサにおい
て、各データバス１１および１２からデータメモリ１５
のＯＯ番地（ＡＯ〜八〇へ共にＯ）をアクセスする場合
を例にして、その動作状態を説明する。但し、上記デー
タメモリの各番地には１ビツトのデータが対応している
ものである。

ａ）第１のデータバス１１からデータメモリ１５に対し
てライトする場合には、内部メモリ１５１となるＲＡＭ
１５１ａをリード状態に設定し、００〜０７番地のデー
タを出力ビン１１０１〜１１０８に出力して、８ビツト
の内部データバス１５２を介してバスターミネータ１５
３ｂでその状態をラッチする。

その後、上記ＲＡ　Ｍ　１５１ａをディスエーブル状態
に戻す。次に、マルチプレクサ１５３ａをイネーブル状
態とするど、その入力ビンＡ、、Ｂ、Ｃがいずれも０の
状態にあるため、第１のデータバス１１の１ピツＩ〜の
データはビンＤｏに出力される状態となり、内部データ
バス１５２のＤＯのみが更新される。この状態で上記Ｒ
Ａ　Ｍ　１５１ａをライト状態に設定すると、このＲＡ
　Ｍ　１５１ａには上記変化を受けたＤＯとその他のＤ
１〜Ｄ７が各々ＯＯ〜０７番地のデータとして格納され
るようになる。

ｂ）第２のデータバス１２からデータメモリ１５に対し
てライトする場合には、バスバッファ１５４ａをイネー
ブル状態として第２のデータバス１２上の８ビツトのデ
ータをＡ１〜八８から出力すると、このデータは内部デ
ータバス１５２のＤＯ〜Ｄ７上に出力されるようになる
。この状態で、ＲＡ　Ｍ　１５１ａをライト状態に設定
すると、上記内部データバス１５２上のデータが各々０
０〜０７番地のデータとして格納される。

Ｃ）第１のデータバス１１にデータメモリ１５からデー
タをリードする場合には、まずＲＡ　Ｍ　１５１ａをリ
ード状態に設定する。したがって、その００〜０７番地
のデータが内部データバス１５２に対して出力されるよ
うになり、この状態でマルチプレクサ１５３ａをイネー
ブル状態とすると、ＤＯが選択されて上記００番地のデ
ータが第１のデータバス１１上に乗せられるようになる
ものである。

ｄ）第２のデータバス１２にデータメモリ１５からデー
タをリードする場合には、まずＲＡ　Ｍ　１５１ａをリ
ード状態に設定する。そして、００〜０７番地のデータ
が内部データバス１５２上に出力されるようにする。こ
の状態でバスバッファ１５４ａをイネーブル状態に設定
し、内部データバス１５２上のデータをビンＢ１〜Ｂ７
に出力するようになるもので、上記ＯＯ〜０７番地のデ
ータが第２のデルタバス１２上に乗るようになる。

す々わち、このマイクロプロセッサにあっては、データ
メモリ１５が１ビツトデータバス１１からは、１２８Ｘ
１ビツト構成のＲＡＭとして、８ビツトデータバス１２
からは、１６×８ビツト構成のＲＡＮ４として動作する
ようになるものである。

尚、上記実施例では相異なるビット構成の第１および第
２のデータバスからアクセスされるデータメモリに関し
て説明したが、これは相異なるざらに多数のデータバス
からアクセスするデータメモリに構成してもよいことは
もちろんである。また、第１のデータバス１１および第
２のデータバス１２のそれぞれビット構成を１ビツトお
よび８ビツトの状態で示したが、これは互いに異なるビ
ット構成であれば、どのようなビット数の関係にあって
も同様に実施できるものである。

［発明の効果］ 以上のようにこの発明によれば、互いに異なる状態のビ
ット構成の複数のデータバスが設定されるものであり、
このデータバスに対してそれぞれそのビット構成に対応
した演算ユニットが設定されるものである。そして、こ
の場合上記複数のデータバスに対して共通のデータメモ
リが設定され、このデータメモリがビット構成の異なる
演輝動作に対して共通に使用する状態となるものであり
、このように構成される１つのマイクロプロセッサにお
いて、ビット構成の異なるデータによる演算制御が容易
に実行されるようになるもので、各種制御システムに対
して効果的に応用できるようになる。

【図面の簡単な説明】

第１図はこの発明の一実施例に係るマイクロプロセッサ
を説明する構成図、第２図は上記実施例で使用されるデ
ータメモリに関連する部分を取り出してｉ、ｆ？ｌ］に
示す構成図、第３図は同じく上記データメモリ部分をさ
らに具体化して示す図である。 １１・・・第１のデータバス、１２・・・第２のデータ
バス、１３・・・第１の演算ユニット、１４・・・第２
の演算ユニツ１−１１５・・・データメモリ、１６・・
・入出力ポート、１５１・・・内部データメモリ、１５
２・・・内部データバス、１５３・・・第１のビット変
換回路、１５４・・・第２のビット変換回路。 出願人代理人　弁理士　鈴江武彦 第１図 第２図

Claims (1)

【特許請求の範囲】
1. ｎ１ビツト構成の第１のデータバスと、上記ｎ１どは異
   なるｎ２ビツト構成の第２のデータバスと、上記第１お
   よび第２それぞれのデータバスに対して接続設定される
   それぞれ主として０１ビツトの演算および主として０２
   ビツトの演算を行なう第１および第２の演算ユニットと
   、上記第１および第２のデータバスそれぞれから共通に
   アクセスされるデータメモリとを具備し、このデータメ
   モリは上記第１のデータバスに対して接続設定される［
   ｎｌ−ｍＪのビット変換回路、および上記第２のデータ
   バスに対して接続設定される「ｎ２−ｍｌのビット変換
   回路、さらに上記両ビット変換回路に対して内部バスを
   介して結合されるｍビット構成の内部データメモリによ
   って構成するようにしたことを特徴とするマイクロプロ
   セッサ。