JPH04297968A - パルスノイズ除去回路 - Google Patents
パルスノイズ除去回路Info
- Publication number
- JPH04297968A JPH04297968A JP3084547A JP8454791A JPH04297968A JP H04297968 A JPH04297968 A JP H04297968A JP 3084547 A JP3084547 A JP 3084547A JP 8454791 A JP8454791 A JP 8454791A JP H04297968 A JPH04297968 A JP H04297968A
- Authority
- JP
- Japan
- Prior art keywords
- data
- pulse noise
- shift register
- noise
- reference clock
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000011800 void material Substances 0.000 abstract 1
- 238000010586 diagram Methods 0.000 description 2
Landscapes
- Manipulation Of Pulses (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明はイメージデータに含まれ
るノイズを除去するための回路、特に、バーコード読取
装置のイメージデータ中のボイド、スポットなどを除去
するために用いて効果のあるパルスノイズ除去回路に関
するものである。
るノイズを除去するための回路、特に、バーコード読取
装置のイメージデータ中のボイド、スポットなどを除去
するために用いて効果のあるパルスノイズ除去回路に関
するものである。
【０００２】
【従来の技術】近年、殆どの流通商品は、在庫管理のた
めにバーコードが用いられている。このバーコードは細
線と太線、及び本数の組み合わせからなり、商品などの
表面に印刷あるいは貼付されている。このバーコードは
、一般に赤外線を用いたバーコードスキャナを用いて読
み取られる。スーパーマーケットなどの小売店で使われ
るレジスタなどでは、据置型のバーコードリーダを用い
る場合が多いが、顧客との間で金銭を扱うことから正確
な読み取りが要求される。
めにバーコードが用いられている。このバーコードは細
線と太線、及び本数の組み合わせからなり、商品などの
表面に印刷あるいは貼付されている。このバーコードは
、一般に赤外線を用いたバーコードスキャナを用いて読
み取られる。スーパーマーケットなどの小売店で使われ
るレジスタなどでは、据置型のバーコードリーダを用い
る場合が多いが、顧客との間で金銭を扱うことから正確
な読み取りが要求される。
【０００３】
【発明が解決しようとする課題】しかし、上記した従来
技術にあっては、バーコードの読取時のノイズの影響に
ついては考慮が無く、スキャナの読取率の低下あるいは
誤読取が生じていた。すなわち、バーコードシンボルに
は、シンボル印刷時のインクの品質や印刷精度などの問
題があり、バーコードデータがスキャナで読み取られる
までに汚れや傷が付くため、これがボイド、スポットと
呼ばれる白地に黒（または黒地に白）のノイズとなって
現れる。そこで、本発明の目的は、イメージデータ中か
らボイド、スポットなどのパルスノイズを除去できるよ
うにしたパルスノイズ除去回路を提供することにある。
技術にあっては、バーコードの読取時のノイズの影響に
ついては考慮が無く、スキャナの読取率の低下あるいは
誤読取が生じていた。すなわち、バーコードシンボルに
は、シンボル印刷時のインクの品質や印刷精度などの問
題があり、バーコードデータがスキャナで読み取られる
までに汚れや傷が付くため、これがボイド、スポットと
呼ばれる白地に黒（または黒地に白）のノイズとなって
現れる。そこで、本発明の目的は、イメージデータ中か
らボイド、スポットなどのパルスノイズを除去できるよ
うにしたパルスノイズ除去回路を提供することにある。
【０００４】
【課題を解決するための手段】上記目的を達成するため
に、本発明は、入力される一次元のシリアルデジタルデ
ータを基準クロックに同期してシフトを行うと共にパラ
レルに信号を出力するシフトレジスタと、該シフトレジ
スタのパラレル出力をアドレス線を介して入力する多数
決論理ゲート構成のデータメモリと、該デジタルメモリ
の出力を前記基準クロックに同期して保持するデータラ
ッチとを設けている。
に、本発明は、入力される一次元のシリアルデジタルデ
ータを基準クロックに同期してシフトを行うと共にパラ
レルに信号を出力するシフトレジスタと、該シフトレジ
スタのパラレル出力をアドレス線を介して入力する多数
決論理ゲート構成のデータメモリと、該デジタルメモリ
の出力を前記基準クロックに同期して保持するデータラ
ッチとを設けている。
【０００５】
【作用】上記した手段によれば、シフトレジスタにより
得られたパラレル出力に対し、多数決論理ゲート構成の
デジタルメモリを通過する過程で多数決論理で否決され
たノイズ分は除去され、信号分のみが出力される。この
結果、ボイド、スポットなどのパルスノイズを入力信号
中から除去することができ、読み取り精度の向上、及び
読取誤りの低減を図ることができる。
得られたパラレル出力に対し、多数決論理ゲート構成の
デジタルメモリを通過する過程で多数決論理で否決され
たノイズ分は除去され、信号分のみが出力される。この
結果、ボイド、スポットなどのパルスノイズを入力信号
中から除去することができ、読み取り精度の向上、及び
読取誤りの低減を図ることができる。
【０００６】
【実施例】以下、本発明の実施例について図面を参照し
ながら説明する。図１は本発明によるパルスノイズ除去
回路の一実施例を示す回路図である。一次元のシリアル
デジタルデータを入力とし、パラレル出力信号を出力す
るシフトレジスタ（ＳＩＰＯ−ＳＲ）１には、デジタル
メモリ２のアドレス線が接続されている。さらに、デジ
タルメモリ（ＲＯＭ）２には、そのメモリ出力を基準ク
ロックＣＬＫに同期して保持するデータラッチ（ＬＡＴ
）３が接続されている。
ながら説明する。図１は本発明によるパルスノイズ除去
回路の一実施例を示す回路図である。一次元のシリアル
デジタルデータを入力とし、パラレル出力信号を出力す
るシフトレジスタ（ＳＩＰＯ−ＳＲ）１には、デジタル
メモリ２のアドレス線が接続されている。さらに、デジ
タルメモリ（ＲＯＭ）２には、そのメモリ出力を基準ク
ロックＣＬＫに同期して保持するデータラッチ（ＬＡＴ
）３が接続されている。
【０００７】次に、以上の構成による実施例の動作につ
いて、図２のタイミングチャートを参照して説明する。 なお、図中、Ｎはパルスノイズ、Ｓはノイズを含まない
原信号、ＲＣはキャラクタビット読取用クロック、Ｓ＋
ＮはパルスノイズＮが混入した実際のイメージデータで
ある。また、“００１０１”はキャラクタビットの一部
であり、キャラクタビット１ビット分の波形の長さを１
モジュールとしている。バーコードスキャナからの実際
のイメージデータ（Ｓ＋Ｎ）がシリアル入力／パラレル
出力型のシフトレジスタ１へ基準クロックＣＬＫに同期
して取り込まれる。イメージデータ（Ｓ＋Ｎ）が取り込
まれる毎にレジスタ内部で１ビットのシフト動作が行わ
れる。シフトレジスタ１のＭ本（奇数）のパラレル出力
は、Ｍ入力の多数決論理ゲートを構成するデジタルメモ
リ２のアドレス線に接続され、イメージデータ内のパル
スノイズを除去する。なお、入力数Ｍは、１モジュール
当たりのクロック数の約２／３以下に設定する。Ｍ入力
の多数決論理ゲートで構成されるデジタルメモリ２をキ
ャラクタビット列信号が通過する際に、最大（Ｍ−１）
／２のクロック幅のノイズパルスまでを除去することが
できる。すなわち、デジタルメモリ２は、５ビット単位
の多数決論理においてノイズ分が２ビット以下であれば
、例えば、“０００１１”が多数決論理によって“０”
となり、ノイズが除去された形になる。デジタルメモリ
２のメモリ出力は、基準クロックＣＬＫに同期してデー
タラッチ３に保持され、その出力はパルスノイズＮの除
去されたバーコードイメージデータＳ′になる。
いて、図２のタイミングチャートを参照して説明する。 なお、図中、Ｎはパルスノイズ、Ｓはノイズを含まない
原信号、ＲＣはキャラクタビット読取用クロック、Ｓ＋
ＮはパルスノイズＮが混入した実際のイメージデータで
ある。また、“００１０１”はキャラクタビットの一部
であり、キャラクタビット１ビット分の波形の長さを１
モジュールとしている。バーコードスキャナからの実際
のイメージデータ（Ｓ＋Ｎ）がシリアル入力／パラレル
出力型のシフトレジスタ１へ基準クロックＣＬＫに同期
して取り込まれる。イメージデータ（Ｓ＋Ｎ）が取り込
まれる毎にレジスタ内部で１ビットのシフト動作が行わ
れる。シフトレジスタ１のＭ本（奇数）のパラレル出力
は、Ｍ入力の多数決論理ゲートを構成するデジタルメモ
リ２のアドレス線に接続され、イメージデータ内のパル
スノイズを除去する。なお、入力数Ｍは、１モジュール
当たりのクロック数の約２／３以下に設定する。Ｍ入力
の多数決論理ゲートで構成されるデジタルメモリ２をキ
ャラクタビット列信号が通過する際に、最大（Ｍ−１）
／２のクロック幅のノイズパルスまでを除去することが
できる。すなわち、デジタルメモリ２は、５ビット単位
の多数決論理においてノイズ分が２ビット以下であれば
、例えば、“０００１１”が多数決論理によって“０”
となり、ノイズが除去された形になる。デジタルメモリ
２のメモリ出力は、基準クロックＣＬＫに同期してデー
タラッチ３に保持され、その出力はパルスノイズＮの除
去されたバーコードイメージデータＳ′になる。
【０００８】ところで、図３に示すように、原信号Ｓの
レベル変化点より離れてパルスノイズＮが有る場合、（
Ｍ−１）／２のクロック幅までのノイズパルスが完全に
除去することができる。しかし、図４に示すように、パ
ルスノイズＮが原信号Ｓのレベル変化点の近傍にある場
合、ノイズの幅の時間だけ誤差ｔを含む矩形波になるが
、ノイズそのものは除去できるため、図１のパルスノイ
ズ除去回路を通過させることにより、バーコードのキャ
ラクタビット列信号は、キャラクタビット読取用クロッ
ク（ＲＣ）によって正しくデコーダへ伝えることができ
る。
レベル変化点より離れてパルスノイズＮが有る場合、（
Ｍ−１）／２のクロック幅までのノイズパルスが完全に
除去することができる。しかし、図４に示すように、パ
ルスノイズＮが原信号Ｓのレベル変化点の近傍にある場
合、ノイズの幅の時間だけ誤差ｔを含む矩形波になるが
、ノイズそのものは除去できるため、図１のパルスノイ
ズ除去回路を通過させることにより、バーコードのキャ
ラクタビット列信号は、キャラクタビット読取用クロッ
ク（ＲＣ）によって正しくデコーダへ伝えることができ
る。
【０００９】なお、以上の説明ではバーコードデータへ
の適用を例に説明したが、これに限らずパルスノイズを
含むデジタルデータの全てに適用可能である。
の適用を例に説明したが、これに限らずパルスノイズを
含むデジタルデータの全てに適用可能である。
【００１０】
【発明の効果】以上より明らかな如く、本発明によれば
、入力される一次元のシリアルデジタルデータを基準ク
ロックに同期してシフトを行うと共にパラレルに信号を
出力するシフトレジスタと、該シフトレジスタのパラレ
ル出力をアドレス線を介して入力する多数決論理ゲート
構成のデータメモリと、該デジタルメモリの出力を前記
基準クロックに同期して保持するデータラッチとを設け
たので、ボイド、スポットなどのパルスノイズを入力信
号中から除去することができ、読み取り精度の向上、及
び読取誤りの低減を図ることができる。
、入力される一次元のシリアルデジタルデータを基準ク
ロックに同期してシフトを行うと共にパラレルに信号を
出力するシフトレジスタと、該シフトレジスタのパラレ
ル出力をアドレス線を介して入力する多数決論理ゲート
構成のデータメモリと、該デジタルメモリの出力を前記
基準クロックに同期して保持するデータラッチとを設け
たので、ボイド、スポットなどのパルスノイズを入力信
号中から除去することができ、読み取り精度の向上、及
び読取誤りの低減を図ることができる。
【図１】本発明によるパルスノイズ除去回路の一実施例
を示す回路図である。
を示す回路図である。
【図２】本発明によるパルスノイズ除去回路の動作を説
明するタイミングチャートである。
明するタイミングチャートである。
【図３】ノイズＮが信号Ｓのレベル変化点から離れてい
る場合のノイズ除去動作を示すタイミングチャートであ
る。
る場合のノイズ除去動作を示すタイミングチャートであ
る。
【図４】ノイズＮが信号Ｓのレベル変化点の近傍にある
場合のノイズ除去動作を示すタイミングチャートである
。
場合のノイズ除去動作を示すタイミングチャートである
。
１ シフトレジスタ
２ デジタルメモリ
３ データラッチ
Ｎ パルスノイズ
Ｓ 原信号
ＣＬＫ クロック
ＲＣ キャラクタビット読取用クロックＳ′ バー
コードイメージデータ
コードイメージデータ
Claims (1)
- 【請求項１】 入力される一次元のシリアルデジタル
データを基準クロックに同期してシフトを行うと共にパ
ラレルに信号を出力するシフトレジスタと、該シフトレ
ジスタのパラレル出力をアドレス線を介して入力する多
数決論理ゲート構成のデータメモリと、該デジタルメモ
リの出力を前記基準クロックに同期して保持するデータ
ラッチとを具備することを特徴とするパルスノイズ除去
回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3084547A JPH04297968A (ja) | 1991-03-26 | 1991-03-26 | パルスノイズ除去回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3084547A JPH04297968A (ja) | 1991-03-26 | 1991-03-26 | パルスノイズ除去回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04297968A true JPH04297968A (ja) | 1992-10-21 |
Family
ID=13833677
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3084547A Pending JPH04297968A (ja) | 1991-03-26 | 1991-03-26 | パルスノイズ除去回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04297968A (ja) |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS4853638A (ja) * | 1971-11-08 | 1973-07-27 | ||
| JPS6243215A (ja) * | 1985-08-21 | 1987-02-25 | Matsushita Electric Ind Co Ltd | 多数決判定機能を有する同期検出回路 |
| JPH0282830A (ja) * | 1988-09-20 | 1990-03-23 | Fujitsu Ltd | データ変換中継方式 |
-
1991
- 1991-03-26 JP JP3084547A patent/JPH04297968A/ja active Pending
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS4853638A (ja) * | 1971-11-08 | 1973-07-27 | ||
| JPS6243215A (ja) * | 1985-08-21 | 1987-02-25 | Matsushita Electric Ind Co Ltd | 多数決判定機能を有する同期検出回路 |
| JPH0282830A (ja) * | 1988-09-20 | 1990-03-23 | Fujitsu Ltd | データ変換中継方式 |
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