JPS6243215A - 多数決判定機能を有する同期検出回路 - Google Patents
多数決判定機能を有する同期検出回路Info
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- JPS6243215A JPS6243215A JP60181885A JP18188585A JPS6243215A JP S6243215 A JPS6243215 A JP S6243215A JP 60181885 A JP60181885 A JP 60181885A JP 18188585 A JP18188585 A JP 18188585A JP S6243215 A JPS6243215 A JP S6243215A
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- Logic Circuits (AREA)
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
- Detection And Prevention Of Errors In Transmission (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は、多数決判定機能を有する位相同期ループ（以
下ＰＬＬ）用向１組検出回路に関する。
下ＰＬＬ）用向１組検出回路に関する。
従来の技術
一般的にＰＬＬの同期検出には、第５図に図示したＰＬ
Ｌ１の基準入力信号ａをｎビット・シフトレジスタ２の
データ入力に入力すると共に、比較入力信号すを当該ｎ
ビット・シフトレジスタ２のクロック入力に入力し、こ
のシフトレジスタ２の出力ＣをＡＮＤゲート３によって
デコードし、その出力信号ｄによって同１１］シたか否
かを判定していた。第６図（Ａ）及び（［３）に第５図
に図示した信号ａ及び同すが同期した状態と同期してい
ない状態のタイミングチャートを示す。第６図（Ａ）に
示すように、信号ａの゛Ｈ″区間に信号すのパルスが位
置する状態が０回連続したときに、ｎビット・シフトレ
ジスタ２（第５図）の出力Ｃ（ＯＵＴｌから０ＵＴｎ
）がすべて“ＥＩ １１となり、これらのｎ個の信号を
受けるＡＮＤゲート３の出力ｄもＨ１１となって同期状
態が判定される。第６図（Ｂ）の状態では、ｎビット・
シフトレジスタ２（第５図）の出力Ｃの少なくとも１つ
は°Ｌ°′となるため、ＡＮＤゲート３の出力ｄは１」
″とならず非同期状態が判定される。
Ｌ１の基準入力信号ａをｎビット・シフトレジスタ２の
データ入力に入力すると共に、比較入力信号すを当該ｎ
ビット・シフトレジスタ２のクロック入力に入力し、こ
のシフトレジスタ２の出力ＣをＡＮＤゲート３によって
デコードし、その出力信号ｄによって同１１］シたか否
かを判定していた。第６図（Ａ）及び（［３）に第５図
に図示した信号ａ及び同すが同期した状態と同期してい
ない状態のタイミングチャートを示す。第６図（Ａ）に
示すように、信号ａの゛Ｈ″区間に信号すのパルスが位
置する状態が０回連続したときに、ｎビット・シフトレ
ジスタ２（第５図）の出力Ｃ（ＯＵＴｌから０ＵＴｎ
）がすべて“ＥＩ １１となり、これらのｎ個の信号を
受けるＡＮＤゲート３の出力ｄもＨ１１となって同期状
態が判定される。第６図（Ｂ）の状態では、ｎビット・
シフトレジスタ２（第５図）の出力Ｃの少なくとも１つ
は°Ｌ°′となるため、ＡＮＤゲート３の出力ｄは１」
″とならず非同期状態が判定される。
しかし、ＰＬＬの同期検出回路を含むシステムのなかに
は、第６図（Ａ）に示すような状態が必ずしも０回連続
しなくても同期したとみなすような判定方法を要求する
場合がある。例えば８回の連続判定に対し、５回だけ第
６図（Ａ）に示すような状態があれば同期したとみなす
８：５の多数決判定機能を要求する場合である。この場
合には、第５図の回路に多数決判定回路を追加しなくて
はならない。
は、第６図（Ａ）に示すような状態が必ずしも０回連続
しなくても同期したとみなすような判定方法を要求する
場合がある。例えば８回の連続判定に対し、５回だけ第
６図（Ａ）に示すような状態があれば同期したとみなす
８：５の多数決判定機能を要求する場合である。この場
合には、第５図の回路に多数決判定回路を追加しなくて
はならない。
従来の多数決判定機能を有する同期検出回路の一例を、
第７図に示す。第７図では簡単のために４：２の多数決
機能の同期検出回路を例示した。
第７図に示す。第７図では簡単のために４：２の多数決
機能の同期検出回路を例示した。
第７図に示す信号ａ１．ｂｌは第５図示の信＠ａ、ｂと
同様の信号、４は４ビツトのシフトレジスタ、５〜１０
はＡＮＤゲート、１１はＯＲゲートである。
同様の信号、４は４ビツトのシフトレジスタ、５〜１０
はＡＮＤゲート、１１はＯＲゲートである。
４ビツト・シフトレジスタ４の４つの出力０ＵＴ１〜０
ＵＴ４のうちの２つの信号が組み合わされて、ＡＮＤゲ
ート５〜１０に入力されている。従って第６図（Ａ）に
示す状態が２回あれば、第７図のＯＲゲート１１の出力
信号ｄ１は゛ト１”となり４：２の多数決判定が成立す
るため、同期状態が検出されることになる。
ＵＴ４のうちの２つの信号が組み合わされて、ＡＮＤゲ
ート５〜１０に入力されている。従って第６図（Ａ）に
示す状態が２回あれば、第７図のＯＲゲート１１の出力
信号ｄ１は゛ト１”となり４：２の多数決判定が成立す
るため、同期状態が検出されることになる。
発明が解決しようとする問題点
しかしながら第７図のような構成では、判定条件を厳し
くしたいとき、例えば、８：５の多数決判定をとりたい
ときは、第７図示のＡＮＤゲート５．６に相当するＡＮ
Ｄゲートの数をＸとするとＸ＝ｓＣｓ−５６・・・・・
・・・・・・・（１）となり、５６１１もの多数のＡＮ
Ｄゲートが必要となる。また、これらのＡＮＤゲートは
入力が５本必要であり、さらに第７図示のＯＲゲート１
１に相当するＯＲゲートも５６本の入力線が必要となる
。このようなゲートは一般には入手が困難なため、多数
決判定に要するゲートはさらに多段に接続する必要があ
り、経済的に非常に不合理なものであった。
くしたいとき、例えば、８：５の多数決判定をとりたい
ときは、第７図示のＡＮＤゲート５．６に相当するＡＮ
Ｄゲートの数をＸとするとＸ＝ｓＣｓ−５６・・・・・
・・・・・・・（１）となり、５６１１もの多数のＡＮ
Ｄゲートが必要となる。また、これらのＡＮＤゲートは
入力が５本必要であり、さらに第７図示のＯＲゲート１
１に相当するＯＲゲートも５６本の入力線が必要となる
。このようなゲートは一般には入手が困難なため、多数
決判定に要するゲートはさらに多段に接続する必要があ
り、経済的に非常に不合理なものであった。
本発明はこの問題点に鑑み、極めて簡単な構成で任意の
多数決判定条件を設定できる多数決判定機能を有する同
期検出回路を提供することを目的とする。
多数決判定条件を設定できる多数決判定機能を有する同
期検出回路を提供することを目的とする。
同題を解決するための手段
上記問題点を解決するために、本発明の多数決判定機能
を有する同期検出回路は、その多数決判定回路として、
多数決条件を記憶するＲＯＭ （Ｒｅａｄ ０ｎｌＶ
Ｍ＋３１０ｒＶ ） ヲ用イルコトｅｌ１３Ｋｔル。
を有する同期検出回路は、その多数決判定回路として、
多数決条件を記憶するＲＯＭ （Ｒｅａｄ ０ｎｌＶ
Ｍ＋３１０ｒＶ ） ヲ用イルコトｅｌ１３Ｋｔル。
作 用
本発明では、設定された多数決条件に従った記憶パター
ンをＲＯＭに予め書き込んでおき、シフトレジスタの出
力信号を当該ＲＯＭのアドレス入力に入力し、当該ＲＯ
Ｍの出力が判定結果となるものである。従って第７図に
示した多数のゲートは単一のＲＯＭに置き代わるため、
極めて簡単な回路構成で多数決判定による同期検出が可
能となる。
ンをＲＯＭに予め書き込んでおき、シフトレジスタの出
力信号を当該ＲＯＭのアドレス入力に入力し、当該ＲＯ
Ｍの出力が判定結果となるものである。従って第７図に
示した多数のゲートは単一のＲＯＭに置き代わるため、
極めて簡単な回路構成で多数決判定による同期検出が可
能となる。
実施例
以下本発明の一実施例の多数決判定機能を有する同期検
出回路について図面を参照しながら説明する。
出回路について図面を参照しながら説明する。
第１図は本発明の第１の実施例の構成を示すものである
。なお、この実施例は４：２の多数決判定条件とする。
。なお、この実施例は４：２の多数決判定条件とする。
第１図において、１２は４ビツトのシフトレジスタであ
り、１３はＲＯＭである。
り、１３はＲＯＭである。
以上のように構成された多数決判決機能を有する同期検
出回路について、その動作を説明する。
出回路について、その動作を説明する。
第１図示のシフトレジスタ１２のＤＡＴＡ入力とクロッ
ク入力には第５図の信号ａ、ｂと同様の信号ａ２゜ｂ２
がそれぞれ入力されており、シフトレジスタ１２の４個
の出力Ｃ２は、ＲＯＭ１３のアドレス入力Ａ。
ク入力には第５図の信号ａ、ｂと同様の信号ａ２゜ｂ２
がそれぞれ入力されており、シフトレジスタ１２の４個
の出力Ｃ２は、ＲＯＭ１３のアドレス入力Ａ。
〜Ａ３にそれぞれ入力されている。またｄ２は判定結集
を示す信号であり、第５図示の信号ｄ、第２図示の信号
ｄ１と同様の信号である。
を示す信号であり、第５図示の信号ｄ、第２図示の信号
ｄ１と同様の信号である。
また第２図に、４：２の多数決判定条件の場合における
第１図示のＲＯＭ１３の書き込みパターンを示す。４：
２の多数決条件を満足するには、第２図に示すようにＡ
ｏ−Ａ３のうち２つ以上“’ Ｈ’となるアドレス値の
ときに、ＲＯＭ１３の出力り。
第１図示のＲＯＭ１３の書き込みパターンを示す。４：
２の多数決条件を満足するには、第２図に示すようにＡ
ｏ−Ａ３のうち２つ以上“’ Ｈ’となるアドレス値の
ときに、ＲＯＭ１３の出力り。
即ち信号ｄ２が’ ｌ−１”となるような田き込みパタ
ーンにしておけばよい。
ーンにしておけばよい。
以上のように本実施例によれば、シフトレジスタの出力
信号をＲＯＭのアドレスに入力し、そのＲＯＭの書き込
みパターンを希望の多数決条件を満足するように設定し
ておくだけで、多段につながるゲートが不要となるため
、極めて簡単な回路構成で多数決判定機能を実現するこ
とができる。
信号をＲＯＭのアドレスに入力し、そのＲＯＭの書き込
みパターンを希望の多数決条件を満足するように設定し
ておくだけで、多段につながるゲートが不要となるため
、極めて簡単な回路構成で多数決判定機能を実現するこ
とができる。
次に、本発明の第２の実施例について説明する。
第３図は本発明の第２の実施例を示す多数決判定機能を
有する同期検出回路である。
有する同期検出回路である。
第３図において１４は第１図と同様の構成の４ビツト・
シフトレジスタであり、信号ａ３．ｂ３．ｃ３．ｄ３も
第１図の信号ａ２．ｂ２．ｃ２．ｄ２ど同様のものであ
る。
シフトレジスタであり、信号ａ３．ｂ３．ｃ３．ｄ３も
第１図の信号ａ２．ｂ２．ｃ２．ｄ２ど同様のものであ
る。
第１図と異なるのはＲＯＭｌ５のアドレス入力を△０〜
△４と拡張し、Ａｏ〜Ａ３にシフトレジスタ１４の出力
Ｃ３を接続し、Ａ４には’ Ｉ−１”及び°゛Ｌ”と２
１１の状態を有する信号ｅ３を入力している点である。
△４と拡張し、Ａｏ〜Ａ３にシフトレジスタ１４の出力
Ｃ３を接続し、Ａ４には’ Ｉ−１”及び°゛Ｌ”と２
１１の状態を有する信号ｅ３を入力している点である。
即ちこのような多数決判定機能を有する同期検出回路を
含むシステムにおいては、しばしば、何らかの状態信号
を用いてその多数決判定条件を切り換えたい場合がある
が、第３図の信号ｅ３はそれを実現するためのものであ
る。例えば、信号ｃ３・即ちＲＯＭ１５のアドレス入力
Ａ、の状態が”Ｈ・・のときは、多数決判定条件を４＝
２にし、１１ Ｌ”のときは４：３にするような場合で
ある。この場合のＲＯＭ１５の書き込みパターン、を第
４図に示す。
含むシステムにおいては、しばしば、何らかの状態信号
を用いてその多数決判定条件を切り換えたい場合がある
が、第３図の信号ｅ３はそれを実現するためのものであ
る。例えば、信号ｃ３・即ちＲＯＭ１５のアドレス入力
Ａ、の状態が”Ｈ・・のときは、多数決判定条件を４＝
２にし、１１ Ｌ”のときは４：３にするような場合で
ある。この場合のＲＯＭ１５の書き込みパターン、を第
４図に示す。
第４図に示すように、第３図に示す信＠ｅ３、即ちＲＯ
Ｍ１５のアドレス入力Ａ４が“１１”の場合には、ＲＯ
Ｍ１５のアドレス入力Ａｏ＝Ａｚのうち２つ以上が°゛
Ｈ″のときＤｏｓ即ち信号ｄ３が“トビとなるようにな
っており、またＡ４がＬ°°の場合には、Ａｏ”Ａｓの
うち３つ以上が°“Ｈ′”のとき００％即ち信号ｄ３が
“ＨＩ＋となるようになっている。
Ｍ１５のアドレス入力Ａ４が“１１”の場合には、ＲＯ
Ｍ１５のアドレス入力Ａｏ＝Ａｚのうち２つ以上が°゛
Ｈ″のときＤｏｓ即ち信号ｄ３が“トビとなるようにな
っており、またＡ４がＬ°°の場合には、Ａｏ”Ａｓの
うち３つ以上が°“Ｈ′”のとき００％即ち信号ｄ３が
“ＨＩ＋となるようになっている。
以上のように、ＲＯＭのアドレス入力を１つ追加し、そ
の状態の変化によって多数決判定条件を簡単に切り換え
ることができる。
の状態の変化によって多数決判定条件を簡単に切り換え
ることができる。
発明の効果
以上のように本発明は、多数決判定回路としてＲＯＭを
用いることによって、多段にゲートを接続することなし
に極めて簡単な回路構成で希望の多数決判定条件を満た
す、多数決判定機能を有する同期検出回路を実現するこ
とができる。
用いることによって、多段にゲートを接続することなし
に極めて簡単な回路構成で希望の多数決判定条件を満た
す、多数決判定機能を有する同期検出回路を実現するこ
とができる。
また多数決判定条件の多様な要求に対して、ＲＯＭの容
量を少し拡張するだけで、余分なゲート回路を必要とせ
ずに対応することができ、さらに、外部副葬信号をシフ
トレジスタの出力信号と共にＲＯＭのアドレス入力に入
力することによって、一つのシステムのなかで多数決判
定条件を容易に切り換えることができる。
量を少し拡張するだけで、余分なゲート回路を必要とせ
ずに対応することができ、さらに、外部副葬信号をシフ
トレジスタの出力信号と共にＲＯＭのアドレス入力に入
力することによって、一つのシステムのなかで多数決判
定条件を容易に切り換えることができる。
第１図は本発明の第１の実施例における多数決判定機能
を有する同期検出回路の構成図。 第２図は第１図におけるＲＯＭのよき込みパターン。 第３図は本発明の第２の実施例における多数決判定機能
を有する同期検出回路の構成図。 第４図は第３図におけるＲＯＭの書き込みパターン。 第５図は一般的な同期検出回路の構成図。 第６図は二つの信号の同期状態及び非同期状態を示すタ
イミングチセート。 第７図は従事の多数決検定ｉ０１を有する同期検出回路
の構成図、 １２．１４・・・４ビツトシフトレジタ１３．１５・・
・ＲＯＭ ａ２．ａ３・・・同期検出時の基準１３号ｂ２．ｂ３・
・・同期検出時の基準信号に対する比較信号ｃ２．ｃ３
・・・４ピットシフトレジスタ１２．１４の出力ｄ２．
ｄ３・ＲＯＭ １３． Ｉｓ ＋７）ｌｌｊ 力。 ｅ３・・・多数決判定条件を切り換えるための制御信号
特許出願人 松下電器ｉａ業株式会社第２図 第４図 第５図 第７図
を有する同期検出回路の構成図。 第２図は第１図におけるＲＯＭのよき込みパターン。 第３図は本発明の第２の実施例における多数決判定機能
を有する同期検出回路の構成図。 第４図は第３図におけるＲＯＭの書き込みパターン。 第５図は一般的な同期検出回路の構成図。 第６図は二つの信号の同期状態及び非同期状態を示すタ
イミングチセート。 第７図は従事の多数決検定ｉ０１を有する同期検出回路
の構成図、 １２．１４・・・４ビツトシフトレジタ１３．１５・・
・ＲＯＭ ａ２．ａ３・・・同期検出時の基準１３号ｂ２．ｂ３・
・・同期検出時の基準信号に対する比較信号ｃ２．ｃ３
・・・４ピットシフトレジスタ１２．１４の出力ｄ２．
ｄ３・ＲＯＭ １３． Ｉｓ ＋７）ｌｌｊ 力。 ｅ３・・・多数決判定条件を切り換えるための制御信号
特許出願人 松下電器ｉａ業株式会社第２図 第４図 第５図 第７図
Claims (2)
- （１）ＰＬＬの基準信号と比較信号が同期しているか否
かを検出するために、アドレス値に対する出力パターン
が予め書き込まれているＲＯＭを有し、前記ＰＬＬの基
準信号及び比較信号がそれぞれデータ入力及びクロック
入力に入力されているシフトレジスタの出力を当該ＲＯ
Ｍのアドレス入力に接続し、当該ＲＯＭの出力値により
多数決判定を行なうことを特徴とする多数決判定機能を
有する同期検出回路。 - （２）外部制御信号をＲＯＭのアドレス入力に入力する
ことを特徴とする特許請求の範囲第（１）項に記載の多
数決判定機能を有する同期検出回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60181885A JPH0775319B2 (ja) | 1985-08-21 | 1985-08-21 | 多数決判定機能を有する同期検出回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60181885A JPH0775319B2 (ja) | 1985-08-21 | 1985-08-21 | 多数決判定機能を有する同期検出回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6243215A true JPS6243215A (ja) | 1987-02-25 |
| JPH0775319B2 JPH0775319B2 (ja) | 1995-08-09 |
Family
ID=16108574
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60181885A Expired - Lifetime JPH0775319B2 (ja) | 1985-08-21 | 1985-08-21 | 多数決判定機能を有する同期検出回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0775319B2 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04297968A (ja) * | 1991-03-26 | 1992-10-21 | Tohoku Ricoh Co Ltd | パルスノイズ除去回路 |
| US6377647B1 (en) | 1998-01-09 | 2002-04-23 | Fujitsu Limited | PLL circuit |
| WO2005086353A1 (ja) * | 2004-03-02 | 2005-09-15 | Sanyo Electric Co., Ltd. | ロック検出回路、ロック検出方法 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59212033A (ja) * | 1983-05-18 | 1984-11-30 | Matsushita Electric Ind Co Ltd | フエ−ズロツクル−プのロツク検出回路 |
| JPS59214329A (ja) * | 1983-05-19 | 1984-12-04 | Mitsubishi Electric Corp | 多数決判定回路 |
-
1985
- 1985-08-21 JP JP60181885A patent/JPH0775319B2/ja not_active Expired - Lifetime
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59212033A (ja) * | 1983-05-18 | 1984-11-30 | Matsushita Electric Ind Co Ltd | フエ−ズロツクル−プのロツク検出回路 |
| JPS59214329A (ja) * | 1983-05-19 | 1984-12-04 | Mitsubishi Electric Corp | 多数決判定回路 |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04297968A (ja) * | 1991-03-26 | 1992-10-21 | Tohoku Ricoh Co Ltd | パルスノイズ除去回路 |
| US6377647B1 (en) | 1998-01-09 | 2002-04-23 | Fujitsu Limited | PLL circuit |
| WO2005086353A1 (ja) * | 2004-03-02 | 2005-09-15 | Sanyo Electric Co., Ltd. | ロック検出回路、ロック検出方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0775319B2 (ja) | 1995-08-09 |
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