JPH056455A - パルスノイズ除去回路 - Google Patents
パルスノイズ除去回路Info
- Publication number
- JPH056455A JPH056455A JP3181573A JP18157391A JPH056455A JP H056455 A JPH056455 A JP H056455A JP 3181573 A JP3181573 A JP 3181573A JP 18157391 A JP18157391 A JP 18157391A JP H056455 A JPH056455 A JP H056455A
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- Japan
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- data
- noise
- output
- outputs
- shift register
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- Pending
Links
- 239000011800 void material Substances 0.000 abstract description 2
- 238000010586 diagram Methods 0.000 description 6
- 230000008030 elimination Effects 0.000 description 3
- 238000003379 elimination reaction Methods 0.000 description 3
- 238000000034 method Methods 0.000 description 2
Landscapes
- Manipulation Of Pulses (AREA)
Abstract
(57)【要約】
【目的】 パラレル化した信号に対して多数決論理によ
ってデータ線の１本を選択することで、種々の大きさの
バーコードに対し、その大きさに対応して最大ノイズ幅
を設定できるようにし、ボイド、スポットなどのノイズ
を除去できるようにする。 【構成】 １次元のシリアルデジタルデータを入力にす
ると共に基準クロックに同期してシフト動作をした結果
をパラレルに出力するシフトレジスタ１、このシフトレ
ジスタ１のパラレル出力の各々にアドレス線が接続され
て多数決論理ゲートを構成する多ビット出力のデジタル
メモリ２、このデジタルメモリ２の出力中から１本のデ
ータ線を選択するデータセレクタ３、このデータセレク
タ３によって選択された１本のデータ線のメモリ出力を
基準クロックに同期して保持するデータラッチ４の各々
から構成する。
ってデータ線の１本を選択することで、種々の大きさの
バーコードに対し、その大きさに対応して最大ノイズ幅
を設定できるようにし、ボイド、スポットなどのノイズ
を除去できるようにする。 【構成】 １次元のシリアルデジタルデータを入力にす
ると共に基準クロックに同期してシフト動作をした結果
をパラレルに出力するシフトレジスタ１、このシフトレ
ジスタ１のパラレル出力の各々にアドレス線が接続され
て多数決論理ゲートを構成する多ビット出力のデジタル
メモリ２、このデジタルメモリ２の出力中から１本のデ
ータ線を選択するデータセレクタ３、このデータセレク
タ３によって選択された１本のデータ線のメモリ出力を
基準クロックに同期して保持するデータラッチ４の各々
から構成する。
Description
【０００１】
【産業上の利用分野】本発明は、バーコード読取装置に
用いるに好適なパルスノイズ除去回路に関するものであ
る。
用いるに好適なパルスノイズ除去回路に関するものであ
る。
【０００２】
【従来の技術】近年、殆どの流通商品は、在庫管理のた
めにバーコードが用いられている。このバーコードは細
線と太線、及び本数の組み合わせからなり、商品などの
表面に印刷あるいは貼付されている。このバーコード
は、一般に赤外線を用いたバーコードスキャナを用いて
読み取られる。スーパーマーケットなどの小売店で使わ
れるレジスタなどでは、据置型のバーコードリーダを用
いる場合が多いが、顧客との間で金銭を扱うことから正
確な読み取りが要求される。この種のバーコードリーダ
にあっては、バーコードの汚れや傷が付着することに起
因して「ボイド」や「スポット」と呼ばれる白地に黒、
あるいは黒地に白のノイズが混入する。このようなノイ
ズを含んだバーコードデータをスキャナで読み取ると、
読取率の低下あるいは誤読をする恐れがある。そこで、
このノイズを除去するために、ノイズ除去手段を設ける
ことが考えられる。
めにバーコードが用いられている。このバーコードは細
線と太線、及び本数の組み合わせからなり、商品などの
表面に印刷あるいは貼付されている。このバーコード
は、一般に赤外線を用いたバーコードスキャナを用いて
読み取られる。スーパーマーケットなどの小売店で使わ
れるレジスタなどでは、据置型のバーコードリーダを用
いる場合が多いが、顧客との間で金銭を扱うことから正
確な読み取りが要求される。この種のバーコードリーダ
にあっては、バーコードの汚れや傷が付着することに起
因して「ボイド」や「スポット」と呼ばれる白地に黒、
あるいは黒地に白のノイズが混入する。このようなノイ
ズを含んだバーコードデータをスキャナで読み取ると、
読取率の低下あるいは誤読をする恐れがある。そこで、
このノイズを除去するために、ノイズ除去手段を設ける
ことが考えられる。
【０００３】この手段として、例えば、多数決論理を用
いた構成が提案されている。この方法は、入力される一
次元のシリアルデジタルデータを基準クロックに同期し
てシフトを行うと共にパラレルに信号を出力するシフト
レジスタと、該シフトレジスタのパラレル出力をアドレ
ス線を介して入力する多数決論理ゲート構成のデータメ
モリと、該デジタルメモリの出力を前記基準クロックに
同期して保持するデータラッチとを設けて構成されてい
る。
いた構成が提案されている。この方法は、入力される一
次元のシリアルデジタルデータを基準クロックに同期し
てシフトを行うと共にパラレルに信号を出力するシフト
レジスタと、該シフトレジスタのパラレル出力をアドレ
ス線を介して入力する多数決論理ゲート構成のデータメ
モリと、該デジタルメモリの出力を前記基準クロックに
同期して保持するデータラッチとを設けて構成されてい
る。
【０００４】
【発明が解決しようとする課題】しかし、上記した従来
技術にあっては、多数決の入力数が固定であるため、除
去できるノイズ幅の大きさが定まってしまう。また、ス
キャナから出力されるバーコードシンボルの大きさの許
容範囲は規格値の０．８〜２．８２８倍になっており、
バー方向とスキャナの走査軌跡との角度によりバー幅の
大きさは、さらに１．０〜１．４１４倍まで変化し、結
局、スキャナ出力であるバーコードイメージデータは１
モジュールの幅（１番細いバー幅）が規格値の０．８〜
２．０倍まで存在する。理想的には各々のイメージデー
タの大きさに合わせて除去できるノイズ幅の大きさも変
化すべきであるが、現状ではこの問題が未解決である。
技術にあっては、多数決の入力数が固定であるため、除
去できるノイズ幅の大きさが定まってしまう。また、ス
キャナから出力されるバーコードシンボルの大きさの許
容範囲は規格値の０．８〜２．８２８倍になっており、
バー方向とスキャナの走査軌跡との角度によりバー幅の
大きさは、さらに１．０〜１．４１４倍まで変化し、結
局、スキャナ出力であるバーコードイメージデータは１
モジュールの幅（１番細いバー幅）が規格値の０．８〜
２．０倍まで存在する。理想的には各々のイメージデー
タの大きさに合わせて除去できるノイズ幅の大きさも変
化すべきであるが、現状ではこの問題が未解決である。
【０００５】そこで、本発明の目的は、種々の大きさの
バーコードに対し、その大きさに対応して最大ノイズ幅
を設定できるようにし、ボイド、スポットなどのノイズ
を除去できるようにしたパルスノイズ除去回路を提供す
ることにある。
バーコードに対し、その大きさに対応して最大ノイズ幅
を設定できるようにし、ボイド、スポットなどのノイズ
を除去できるようにしたパルスノイズ除去回路を提供す
ることにある。
【０００６】
【課題を解決するための手段】上記目的を達成するため
に、本発明は、１次元のシリアルデジタルデータを入力
とし、基準クロックに同期してシフト動作を行った結果
をパラレルに出力するシフトレジスタと、該シフトレジ
スタのパラレル出力の各々にアドレス線が接続されて多
数決論理ゲートを構成する多ビット出力のデジタルメモ
リと、該デジタルメモリの出力中から１本のデータ線を
選択するデータセレクタと、該データセレクタによって
選択された１本のデータ線のメモリ出力を基準クロック
に同期して保持するデータラッチとを設けるようにして
いる。
に、本発明は、１次元のシリアルデジタルデータを入力
とし、基準クロックに同期してシフト動作を行った結果
をパラレルに出力するシフトレジスタと、該シフトレジ
スタのパラレル出力の各々にアドレス線が接続されて多
数決論理ゲートを構成する多ビット出力のデジタルメモ
リと、該デジタルメモリの出力中から１本のデータ線を
選択するデータセレクタと、該データセレクタによって
選択された１本のデータ線のメモリ出力を基準クロック
に同期して保持するデータラッチとを設けるようにして
いる。
【０００７】
【作用】上記した手段によれば、ノイズを含むイメージ
データが取り込まれる毎にシフトレジスタの内部で１ビ
ットのシフト動作が行われ、そのパラレル出力は各種の
入力数Ｌにおける多数決論理の結果がプログラミングさ
れたＭ入力多数決論理ゲートであるデジタルメモリのア
ドレス線に印加されてイメージデータ内のパルスノイズ
が除去される。したがって、バーコードラベルの大きさ
に応じて適切に、ボイド、スポットなどのパルスノイズ
を入力信号中から除去することができ、読取精度の向上
及び誤読み取りの低減を図ることができる。
データが取り込まれる毎にシフトレジスタの内部で１ビ
ットのシフト動作が行われ、そのパラレル出力は各種の
入力数Ｌにおける多数決論理の結果がプログラミングさ
れたＭ入力多数決論理ゲートであるデジタルメモリのア
ドレス線に印加されてイメージデータ内のパルスノイズ
が除去される。したがって、バーコードラベルの大きさ
に応じて適切に、ボイド、スポットなどのパルスノイズ
を入力信号中から除去することができ、読取精度の向上
及び誤読み取りの低減を図ることができる。
【０００８】
【実施例】以下、本発明の実施例について図面を参照し
ながら説明する。図１は本発明によるパルスノイズ除去
回路の一実施例を示す回路図である。一次元のシリアル
デジタルデータを入力とし、パラレル出力信号を出力す
るシフトレジスタ（ＳＩＰＯ−ＳＲ）１には、デジタル
メモリ（ＲＯＭ：リード・オンリー・メモリ）２のアド
レス線１〜Ｍが接続されている。また、デジタルメモリ
２には、メモリ出力が多ビット用意されており、これら
の中から１本のビットデータを選択するデータセレクタ
（ＤＳ）３が接続されている。このデジタルメモリ２に
は、基準クロックに同期して選択されたデータ線のメモ
リ出力を保持するためのデータラッチ（ＬＡＴ）４が接
続されている。
ながら説明する。図１は本発明によるパルスノイズ除去
回路の一実施例を示す回路図である。一次元のシリアル
デジタルデータを入力とし、パラレル出力信号を出力す
るシフトレジスタ（ＳＩＰＯ−ＳＲ）１には、デジタル
メモリ（ＲＯＭ：リード・オンリー・メモリ）２のアド
レス線１〜Ｍが接続されている。また、デジタルメモリ
２には、メモリ出力が多ビット用意されており、これら
の中から１本のビットデータを選択するデータセレクタ
（ＤＳ）３が接続されている。このデジタルメモリ２に
は、基準クロックに同期して選択されたデータ線のメモ
リ出力を保持するためのデータラッチ（ＬＡＴ）４が接
続されている。
【０００９】次に、以上の構成による実施例の動作につ
いて図２のタイミングチャートを参照して説明する。図
中、Ｎはパルスノイズ、Ｓはノイズを含まない原信号、
ＲＣはキャラクタビット読み取りクロック、Ｓ＋Ｎはパ
ルスノイズが混入した実際のイメージデータを各々示し
ている。また、“１０１０”はキャラクタビット列の一
部であり、キャラクタビットの１ビット分の波形の長さ
を１モジュールとしている。
いて図２のタイミングチャートを参照して説明する。図
中、Ｎはパルスノイズ、Ｓはノイズを含まない原信号、
ＲＣはキャラクタビット読み取りクロック、Ｓ＋Ｎはパ
ルスノイズが混入した実際のイメージデータを各々示し
ている。また、“１０１０”はキャラクタビット列の一
部であり、キャラクタビットの１ビット分の波形の長さ
を１モジュールとしている。
【００１０】バーコードスキャナからの実際のイメージ
データ（Ｓ＋Ｎ）が、シリアル入力／パラレル出力型の
シフトレジスタ１へ基準クロックＣＬＫに同期して取り
込まれる。イメージデータ（Ｓ＋Ｎ）が取り込まれる毎
に、シフトレジスタ１の内部で１ビットのシフト動作が
行われる。シフトレジスタ１のＭ本（奇数）のパラレル
出力は、Ｍ入力多数決論理ゲートを構成するデジタルメ
モリ２のアドレス線に接続され、イメージデータ内のパ
ルスノイズを除去する。なお、入力数Ｍは、１モジュー
ル当たりのクロック数の２／３以下に設定する。
データ（Ｓ＋Ｎ）が、シリアル入力／パラレル出力型の
シフトレジスタ１へ基準クロックＣＬＫに同期して取り
込まれる。イメージデータ（Ｓ＋Ｎ）が取り込まれる毎
に、シフトレジスタ１の内部で１ビットのシフト動作が
行われる。シフトレジスタ１のＭ本（奇数）のパラレル
出力は、Ｍ入力多数決論理ゲートを構成するデジタルメ
モリ２のアドレス線に接続され、イメージデータ内のパ
ルスノイズを除去する。なお、入力数Ｍは、１モジュー
ル当たりのクロック数の２／３以下に設定する。
【００１１】デジタルメモリ２では、このゲートをイメ
ージデータが通過すると、最大（Ｍ−１）／２のクロッ
ク幅のノイズパルスまでを除去することができる。すな
わち、デジタルメモリ２は、仮に５ビット単位の多数決
論理においてノイズ分が２ビット以下である場合、例え
ば、“０００１１”が多数決論理によって“０”にな
り、ノイズが除去された形になる。ここでは説明の便宜
上簡単に述べたが、実際のデジタルメモリ２のメモリ内
部では、図３に示すアドレス部の内容により、各種の入
力数Ｌにおける多数決論理の結果がプログラミングさ
れ、これらのＪ個の結果が同時にパラレルにデータ部へ
出力される。したがって、ハードウェア上はＭ本のデー
タ線がメモリに接続されており、多数決論理の入力数Ｌ
は最大Ｍまで可変（奇数）できるため、（Ｌ−１）／２
のクロック幅のノイズパルスを除去することが可能であ
る。さらに、データセレクタ３により、デコーダによっ
て実時間で認知される１モジュール幅データに応じて、
Ｊ個の内の一本がＳＥＬ信号により即座に選択される。
この選択された結果は、基準クロックＣＬＫに同期して
データラッチ４に保持され、その出力はパルスノイズＮ
の除去されたバーコードイメージデータＳ′になる。
ージデータが通過すると、最大（Ｍ−１）／２のクロッ
ク幅のノイズパルスまでを除去することができる。すな
わち、デジタルメモリ２は、仮に５ビット単位の多数決
論理においてノイズ分が２ビット以下である場合、例え
ば、“０００１１”が多数決論理によって“０”にな
り、ノイズが除去された形になる。ここでは説明の便宜
上簡単に述べたが、実際のデジタルメモリ２のメモリ内
部では、図３に示すアドレス部の内容により、各種の入
力数Ｌにおける多数決論理の結果がプログラミングさ
れ、これらのＪ個の結果が同時にパラレルにデータ部へ
出力される。したがって、ハードウェア上はＭ本のデー
タ線がメモリに接続されており、多数決論理の入力数Ｌ
は最大Ｍまで可変（奇数）できるため、（Ｌ−１）／２
のクロック幅のノイズパルスを除去することが可能であ
る。さらに、データセレクタ３により、デコーダによっ
て実時間で認知される１モジュール幅データに応じて、
Ｊ個の内の一本がＳＥＬ信号により即座に選択される。
この選択された結果は、基準クロックＣＬＫに同期して
データラッチ４に保持され、その出力はパルスノイズＮ
の除去されたバーコードイメージデータＳ′になる。
【００１２】図４はパルスノイズＮが原信号Ｓのレベル
変化点より離れて存在する場合のノイズパルス除去状況
を示す説明図である。図４より明らかなように、（Ｌ−
１）／２のノイズパルスが完全に除去されることがわか
る。
変化点より離れて存在する場合のノイズパルス除去状況
を示す説明図である。図４より明らかなように、（Ｌ−
１）／２のノイズパルスが完全に除去されることがわか
る。
【００１３】図５はパルスノイズＮが原信号Ｓのレベル
変化点の近傍にある場合のノイズパルス除去状況を示す
説明図である。この場合、ノイズの幅の時間だけ誤差を
含む矩形波になるが、ノイズそのものは除去できるた
め、図１のパルスノイズ除去回路を通すことにより、バ
ーコードのキャラクタビット列信号は、キャラクタビッ
ト読取用クロック（ＲＣ）によって正しくデコーダへ伝
えることができる。なお、以上の説明ではバーコードデ
コーダへの適用を例に説明したが、これに限らずパルス
ノイズを含むデジタルデータの全てに適用可能である。
変化点の近傍にある場合のノイズパルス除去状況を示す
説明図である。この場合、ノイズの幅の時間だけ誤差を
含む矩形波になるが、ノイズそのものは除去できるた
め、図１のパルスノイズ除去回路を通すことにより、バ
ーコードのキャラクタビット列信号は、キャラクタビッ
ト読取用クロック（ＲＣ）によって正しくデコーダへ伝
えることができる。なお、以上の説明ではバーコードデ
コーダへの適用を例に説明したが、これに限らずパルス
ノイズを含むデジタルデータの全てに適用可能である。
【００１４】
【発明の効果】以上説明した通り、この発明は、１次元
のシリアルデジタルデータを入力とし、基準クロックに
同期してシフト動作を行った結果をパラレルに出力する
シフトレジスタと、該シフトレジスタのパラレル出力の
各々にアドレス線が接続されて多数決論理ゲートを構成
する多ビット出力のデジタルメモリと、該デジタルメモ
リの出力中から１本のデータ線を選択するデータセレク
タと、該データセレクタによって選択された１本のデー
タ線のメモリ出力を基準クロックに同期して保持するデ
ータラッチとを設けるようにしたので、ボイド、スポッ
トなどのパルスノイズを入力信号中から除去することが
でき、読み取り精度の向上及び誤読み取りの低減を図る
ことが可能になる。
のシリアルデジタルデータを入力とし、基準クロックに
同期してシフト動作を行った結果をパラレルに出力する
シフトレジスタと、該シフトレジスタのパラレル出力の
各々にアドレス線が接続されて多数決論理ゲートを構成
する多ビット出力のデジタルメモリと、該デジタルメモ
リの出力中から１本のデータ線を選択するデータセレク
タと、該データセレクタによって選択された１本のデー
タ線のメモリ出力を基準クロックに同期して保持するデ
ータラッチとを設けるようにしたので、ボイド、スポッ
トなどのパルスノイズを入力信号中から除去することが
でき、読み取り精度の向上及び誤読み取りの低減を図る
ことが可能になる。
【図１】本発明によるパルスノイズ除去回路の一実施例
を示す回路図である。
を示す回路図である。
【図２】本発明の実施例の動作を示すタイミングチャー
トである。
トである。
【図３】デジタルメモリにおける多数決論理の過程を示
す説明図である。
す説明図である。
【図４】パルスノイズＮが原信号Ｓのレベル変化点より
離れて存在する場合のノイズパルス除去状況を示す説明
図である。
離れて存在する場合のノイズパルス除去状況を示す説明
図である。
【図５】パルスノイズＮが原信号Ｓのレベル変化点の近
傍にある場合のノイズパルス除去状況を示す説明図であ
る。
傍にある場合のノイズパルス除去状況を示す説明図であ
る。
１ シフトレジスタ ２ デジタルメモリ ３ データセレクタ ４ データラッチ ＣＬＫ 基準クロック
Claims (1)
- 【特許請求の範囲】 【請求項１】 １次元のシリアルデジタルデータを入力
とし、基準クロックに同期してシフト動作を行った結果
をパラレルに出力するシフトレジスタと、該シフトレジ
スタのパラレル出力の各々にアドレス線が接続されて多
数決論理ゲートを構成する多ビット出力のデジタルメモ
リと、該デジタルメモリの出力中から１本のデータ線を
選択するデータセレクタと、該データセレクタによって
選択された１本のデータ線のメモリ出力を基準クロック
に同期して保持するデータラッチとを具備することを特
徴とするパルスノイズ除去回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3181573A JPH056455A (ja) | 1991-06-27 | 1991-06-27 | パルスノイズ除去回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3181573A JPH056455A (ja) | 1991-06-27 | 1991-06-27 | パルスノイズ除去回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH056455A true JPH056455A (ja) | 1993-01-14 |
Family
ID=16103170
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3181573A Pending JPH056455A (ja) | 1991-06-27 | 1991-06-27 | パルスノイズ除去回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH056455A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008541236A (ja) * | 2005-05-05 | 2008-11-20 | 株式会社オプトエレクトロニクス | バーコード検知方法及び装置 |
-
1991
- 1991-06-27 JP JP3181573A patent/JPH056455A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008541236A (ja) * | 2005-05-05 | 2008-11-20 | 株式会社オプトエレクトロニクス | バーコード検知方法及び装置 |
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