JPH04298887A - メモリ回路 - Google Patents
メモリ回路Info
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- JPH04298887A JPH04298887A JP3086142A JP8614291A JPH04298887A JP H04298887 A JPH04298887 A JP H04298887A JP 3086142 A JP3086142 A JP 3086142A JP 8614291 A JP8614291 A JP 8614291A JP H04298887 A JPH04298887 A JP H04298887A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は、メモリ回路に関する。
【０００２】
【従来の技術】従来、図８及び図９を伴って次に述べる
メモリ回路が提案されている。
メモリ回路が提案されている。
【０００３】すなわち、複数ｍ×ｎ個のメモリセルＭ１
１、Ｍ１２………Ｍ１ｎ；Ｍ２１、Ｍ２２………Ｍ２ｎ
；………Ｍｍ１、Ｍｍ２………Ｍｍｎと、行アドレス選
択回路１から延長している複数ｍ本の行アドレス選択信
号線Ｒ１ 、Ｒ２ ………Ｒｍ と、複数ｎ対の互に相
補性を有するビット線Ｂ１ 及びＢ１ ′、Ｂ２ 及び
Ｂ２ ′………Ｂｎ 及びＢｎ ′とを有する。
１、Ｍ１２………Ｍ１ｎ；Ｍ２１、Ｍ２２………Ｍ２ｎ
；………Ｍｍ１、Ｍｍ２………Ｍｍｎと、行アドレス選
択回路１から延長している複数ｍ本の行アドレス選択信
号線Ｒ１ 、Ｒ２ ………Ｒｍ と、複数ｎ対の互に相
補性を有するビット線Ｂ１ 及びＢ１ ′、Ｂ２ 及び
Ｂ２ ′………Ｂｎ 及びＢｎ ′とを有する。
【０００４】この場合、メモリセルＭｉｊ（ｉ＝１、２
………ｍ；ｊ＝１、２………ｎ）が、論理信号入出力端
Ｔ１及びＴ２を有し且つ電界効果トランジスタを用いて
構成されたフリップフロップ回路Ｆと、そのフリップフ
ロップ回路Ｆの論理信号入出力端Ｔ１に接続されている
論理信号入出力端Ｔ３とビット線Ｂｊ に接続されてい
る論理信号入出力端Ｔ４とを有するトランスファ―ゲ―
ト回路Ｇ１と、フリップフロップ回路Ｆの論理信号入出
力端Ｔ２に接続されている論理信号入出力端Ｔ５とビッ
ト線Ｂｊ ′に接続されている論理信号入出力端Ｔ６と
を有するトランスファ―ゲ―ト回路Ｇ２とを用いて構成
されている。
………ｍ；ｊ＝１、２………ｎ）が、論理信号入出力端
Ｔ１及びＴ２を有し且つ電界効果トランジスタを用いて
構成されたフリップフロップ回路Ｆと、そのフリップフ
ロップ回路Ｆの論理信号入出力端Ｔ１に接続されている
論理信号入出力端Ｔ３とビット線Ｂｊ に接続されてい
る論理信号入出力端Ｔ４とを有するトランスファ―ゲ―
ト回路Ｇ１と、フリップフロップ回路Ｆの論理信号入出
力端Ｔ２に接続されている論理信号入出力端Ｔ５とビッ
ト線Ｂｊ ′に接続されている論理信号入出力端Ｔ６と
を有するトランスファ―ゲ―ト回路Ｇ２とを用いて構成
されている。
【０００５】また、メモリセルＭｉｊにおけるフリップ
フロップ回路Ｆが、ｐチャンネル型を有する電界効果ト
ランジスタＱ１及びＱ２と、ｎチャンネル型を有する電
界効果トランジスタＱ３及びＱ４とを有し、そして、電
界効果トランジスタＱ１及びＱ３が、高電位の得られる
電源端Ｅ１と低電位の得られる電源端Ｅ２との間に、電
界効果トランジスタＱ１を電源端Ｅ１側として直列に接
続されて、接続され、また、電界効果トランジスタＱ２
及びＱ４が、電源端Ｅ１及びＥ２間に、電界効果トラン
ジスタＱ２を電源端Ｅ１側にして直列に接続されて、接
続されている。また、電界効果トランジスタＱ１及びＱ
３のゲ―ト及び電界効果トランジスタＱ２及びＱ４の接
続中点が、論理信号入出力端Ｔ２に接続され、また、電
界効果トランジスタＱ２及びＱ４のゲ―ト及び電界効果
トランジスタＱ１及びＱ３の接続中点が、論理信号入出
力端Ｔ１に接続されている。
フロップ回路Ｆが、ｐチャンネル型を有する電界効果ト
ランジスタＱ１及びＱ２と、ｎチャンネル型を有する電
界効果トランジスタＱ３及びＱ４とを有し、そして、電
界効果トランジスタＱ１及びＱ３が、高電位の得られる
電源端Ｅ１と低電位の得られる電源端Ｅ２との間に、電
界効果トランジスタＱ１を電源端Ｅ１側として直列に接
続されて、接続され、また、電界効果トランジスタＱ２
及びＱ４が、電源端Ｅ１及びＥ２間に、電界効果トラン
ジスタＱ２を電源端Ｅ１側にして直列に接続されて、接
続されている。また、電界効果トランジスタＱ１及びＱ
３のゲ―ト及び電界効果トランジスタＱ２及びＱ４の接
続中点が、論理信号入出力端Ｔ２に接続され、また、電
界効果トランジスタＱ２及びＱ４のゲ―ト及び電界効果
トランジスタＱ１及びＱ３の接続中点が、論理信号入出
力端Ｔ１に接続されている。
【０００６】さらに、メモリセルＭｉｊにおけるトラン
スファ―ゲ―ト回路Ｇ１が、ゲ―トを行アドレス選択信
号線Ｒｉ に接続し且つ論理信号入出力端Ｔ３及びＴ４
間に接続されているｎチャンネル型の電界効果トランジ
スタＱ１１を有する。
スファ―ゲ―ト回路Ｇ１が、ゲ―トを行アドレス選択信
号線Ｒｉ に接続し且つ論理信号入出力端Ｔ３及びＴ４
間に接続されているｎチャンネル型の電界効果トランジ
スタＱ１１を有する。
【０００７】また、メモリセルＭｉｊにおけるトランス
ファ―ゲ―ト回路Ｇ２が、ゲ―トを行アドレス選択信号
線Ｒｉ に接続し且つ論理信号入出力端Ｔ５及びＴ６間
に接続されているｎチャンネル型（図２の場合）または
ｐチャンネル型（図３の場合）の電界効果トランジスタ
Ｑ１２を有する。
ファ―ゲ―ト回路Ｇ２が、ゲ―トを行アドレス選択信号
線Ｒｉ に接続し且つ論理信号入出力端Ｔ５及びＴ６間
に接続されているｎチャンネル型（図２の場合）または
ｐチャンネル型（図３の場合）の電界効果トランジスタ
Ｑ１２を有する。
【０００８】以上が、従来提案されているメモリ回路の
構成である。
構成である。
【０００９】このような構成を有するメモリ回路によれ
ば、行アドレス選択回路１によって、ｍ本の行アドレス
選択信号線Ｒ１ 〜Ｒｍ 中の１本の行アドレス選択信
号線Ｒｉのみが選択されて、その行アドレス選択信号線
Ｒｉ に、行アドレス選択信号が、高電位で意味づけら
れた２値表示の「１」をとって与えられれば（なお、他
の（ｍ−１）本の行アドレス選択信号線にはともに行ア
ドレス選択信号が、２値表示の「０」で与えらられいる
）、行アドレス選択信号線Ｒｉ に接続されているｎ個
のメモリセルＭｉ１〜Ｍｉｎのみにおけるトランスファ
―ゲ―ト回路Ｇ１の電界効果トランジスタＱ１１及びト
ランスファ―ゲ―ト回路Ｇ２の電界効果トランジスタＱ
１２がともにオン状態になる。
ば、行アドレス選択回路１によって、ｍ本の行アドレス
選択信号線Ｒ１ 〜Ｒｍ 中の１本の行アドレス選択信
号線Ｒｉのみが選択されて、その行アドレス選択信号線
Ｒｉ に、行アドレス選択信号が、高電位で意味づけら
れた２値表示の「１」をとって与えられれば（なお、他
の（ｍ−１）本の行アドレス選択信号線にはともに行ア
ドレス選択信号が、２値表示の「０」で与えらられいる
）、行アドレス選択信号線Ｒｉ に接続されているｎ個
のメモリセルＭｉ１〜Ｍｉｎのみにおけるトランスファ
―ゲ―ト回路Ｇ１の電界効果トランジスタＱ１１及びト
ランスファ―ゲ―ト回路Ｇ２の電界効果トランジスタＱ
１２がともにオン状態になる。
【００１０】従って、いま、その状態から、１対のビッ
ト線Ｂｊ 及びＢｊ ′のみに、対の書込用論理信号を
、高電位及び低電位でそれぞれ意味づけられている２値
表示の「１」及び「０」をそれぞれとるものとして与え
られれば（なお、他の（ｎ−１）対のビット線にはとも
に例えば高電位が与えられている）、その対の書込用論
理信号が０」をとって得られる状態が得ら、従って、ビ
ット線Ｂｊ 及びＢｊ ′に与えられる対の書込用論理
信号を、メモリセルＭｉｊに書込むことができる。
ト線Ｂｊ 及びＢｊ ′のみに、対の書込用論理信号を
、高電位及び低電位でそれぞれ意味づけられている２値
表示の「１」及び「０」をそれぞれとるものとして与え
られれば（なお、他の（ｎ−１）対のビット線にはとも
に例えば高電位が与えられている）、その対の書込用論
理信号が０」をとって得られる状態が得ら、従って、ビ
ット線Ｂｊ 及びＢｊ ′に与えられる対の書込用論理
信号を、メモリセルＭｉｊに書込むことができる。
【００１１】また、ｎ対のビット線Ｂ１ 及びＢ１ ′
〜Ｂｊ 及びＢｊ ′にともに例えば高電位を与えてい
る状態から、行アドレス選択回路１によって１本の行ア
ドレス選択信号線Ｒｉ のみが選択されて、その行アド
レス選択信号線Ｒｉ に、行アドレス選択信号が２値表
示で「１」をとって与えられれば、ｎ個のメモリセルＭ
ｉ１〜Ｍｉｎのみにおけるトランスファ―ゲ―ト回路Ｇ
１の電界効果トランジスタＱ１１及びトランスファ―ゲ
―ト回路Ｇ２の電界効果トランジスタＱ１２がともにオ
ン状態になる。
〜Ｂｊ 及びＢｊ ′にともに例えば高電位を与えてい
る状態から、行アドレス選択回路１によって１本の行ア
ドレス選択信号線Ｒｉ のみが選択されて、その行アド
レス選択信号線Ｒｉ に、行アドレス選択信号が２値表
示で「１」をとって与えられれば、ｎ個のメモリセルＭ
ｉ１〜Ｍｉｎのみにおけるトランスファ―ゲ―ト回路Ｇ
１の電界効果トランジスタＱ１１及びトランスファ―ゲ
―ト回路Ｇ２の電界効果トランジスタＱ１２がともにオ
ン状態になる。
【００１２】従って、いま、メモリセルＭｉｊのフリッ
プフロップ回路Ｆにおいて、論理信号入出力端Ｔ１及び
Ｔ２における対の論理信号がそれぞれ「１」及び「０」
をとって得られる状態であれば、ビット線Ｂｊ には電
流は流れないが、ビット線Ｂｊ ′には電流が流れるの
で、それを検出することによって、メモリセルＭｉｊに
いま書込まれている論理信号を読出すことができたこと
になり、また、論理信号入出力端Ｔ１及びＴ２における
対の論理信号がそれぞれ「０」及び「１」をとって得ら
れる状態であれば、ビット線Ｂｊ には電流が流れるが
、ビット線Ｂｊ ′には電流が流れないので、それを検
出することによって、メモリセルＭｉｊにいま書込まれ
ている論理信号を読出すことができる。
プフロップ回路Ｆにおいて、論理信号入出力端Ｔ１及び
Ｔ２における対の論理信号がそれぞれ「１」及び「０」
をとって得られる状態であれば、ビット線Ｂｊ には電
流は流れないが、ビット線Ｂｊ ′には電流が流れるの
で、それを検出することによって、メモリセルＭｉｊに
いま書込まれている論理信号を読出すことができたこと
になり、また、論理信号入出力端Ｔ１及びＴ２における
対の論理信号がそれぞれ「０」及び「１」をとって得ら
れる状態であれば、ビット線Ｂｊ には電流が流れるが
、ビット線Ｂｊ ′には電流が流れないので、それを検
出することによって、メモリセルＭｉｊにいま書込まれ
ている論理信号を読出すことができる。
【００１３】以上のことから、図８及び図９に示す従来
のメモリ回路によれば、スタテック型のメモリ回路とし
ての機能を得ることができる。
のメモリ回路によれば、スタテック型のメモリ回路とし
ての機能を得ることができる。
【００１４】
【発明が解決しようとする課題】図８及び図９に示す従
来のメモリ回路の場合、上述したように、行アドレス選
択信号線Ｒｉ に行アドレス選択信号が２値表示で「１
」をとって得られることによってメモリセルＭｉｊに書
込まれている論理信号を読出すことができたことになる
時、ビット線Ｂｊ またはＢｊ ′に電流が流れると述
べたが、このとき、行アドレス選択信号線Ｒｉに接続さ
れているｎ個のメモリセルＭｉ１〜Ｍｉｎのトランスフ
ァ―ゲ―ト回路Ｇ１の電界効果トランジスタＱ１１及び
トランスファ―ゲ―ト回路Ｇ２の電界効果トランジスタ
Ｑ１２がともにオン状態になる。このため、１本のビッ
ト線Ｂｊ またはＢｊ ′のみに電流が流れれば足りる
のに、ビット線Ｂ１ またはＢ１ ′、ビット線Ｂ２
またはＢｎ ′………ビット線Ｂｎ またはＢｎ ′の
全体としてｎ本のビット線に電流が流れる。
来のメモリ回路の場合、上述したように、行アドレス選
択信号線Ｒｉ に行アドレス選択信号が２値表示で「１
」をとって得られることによってメモリセルＭｉｊに書
込まれている論理信号を読出すことができたことになる
時、ビット線Ｂｊ またはＢｊ ′に電流が流れると述
べたが、このとき、行アドレス選択信号線Ｒｉに接続さ
れているｎ個のメモリセルＭｉ１〜Ｍｉｎのトランスフ
ァ―ゲ―ト回路Ｇ１の電界効果トランジスタＱ１１及び
トランスファ―ゲ―ト回路Ｇ２の電界効果トランジスタ
Ｑ１２がともにオン状態になる。このため、１本のビッ
ト線Ｂｊ またはＢｊ ′のみに電流が流れれば足りる
のに、ビット線Ｂ１ またはＢ１ ′、ビット線Ｂ２
またはＢｎ ′………ビット線Ｂｎ またはＢｎ ′の
全体としてｎ本のビット線に電流が流れる。
【００１５】従って、図８及び図９に示す従来のメモリ
回路の場合、対のビット線の数に応じた大きな消費電力
を伴う、という欠点を有していた。
回路の場合、対のビット線の数に応じた大きな消費電力
を伴う、という欠点を有していた。
【００１６】よって、本発明は、上述した欠点のない、
新規なメモリ回路を提案せんとするものである。
新規なメモリ回路を提案せんとするものである。
【００１７】
【課題を解決するための手段】本願第１番目の発明によ
るメモリ回路は、図８及び図９で前述した従来のメモリ
回路の場合と同様に、（ｉ） 複数ｍ×ｎ個のメモリセ
ルＭ１１、Ｍ１２………Ｍ１ｎ；Ｍ２１、Ｍ２２………
Ｍ２ｎ；………Ｍｍ１、Ｍｍ２………Ｍｍｎと、（ｉｉ
）複数ｍ本の行アドレス選択信号線Ｒ１ 、Ｒ２ ……
…Ｒｍと、（ｉｉｉ） 複数ｎ対の互に相補性を有する
ビット線Ｂ１ 及びＢ１ ′、Ｂ２ 及びＢ２ ′……
…Ｂｎ 及びＢｎ ′とを有し、そして、（ｉｖ）上記
メモリセルＭｉｊ（ｉ＝１、２………ｍ；ｊ＝１、２…
……ｎ）が、（ａ） 第１及び第２の論理信号入出力端
を有し且つ電界効果トランジスタを用いて構成されたフ
リップフロップ回路と、（ｂ） 上記フリップフロップ
回路の第１の論理信号入出力端に接続されている第３の
論理信号入出力端と、上記ビット線Ｂｊに接続されてい
る第４の論理信号入出力端とを有する第１のトランスフ
ァ―ゲ―ト回路と、（ｃ） 上記フリップフロップ回路
の第２の論理信号入出力端に接続されている第５の論理
信号入出力端と、上記ビット線Ｂｊ ′に接続されてい
る第６の論理信号入出力端とを有する第２のトランスフ
ァ―ゲ―ト回路とを有する構成を有する。
るメモリ回路は、図８及び図９で前述した従来のメモリ
回路の場合と同様に、（ｉ） 複数ｍ×ｎ個のメモリセ
ルＭ１１、Ｍ１２………Ｍ１ｎ；Ｍ２１、Ｍ２２………
Ｍ２ｎ；………Ｍｍ１、Ｍｍ２………Ｍｍｎと、（ｉｉ
）複数ｍ本の行アドレス選択信号線Ｒ１ 、Ｒ２ ……
…Ｒｍと、（ｉｉｉ） 複数ｎ対の互に相補性を有する
ビット線Ｂ１ 及びＢ１ ′、Ｂ２ 及びＢ２ ′……
…Ｂｎ 及びＢｎ ′とを有し、そして、（ｉｖ）上記
メモリセルＭｉｊ（ｉ＝１、２………ｍ；ｊ＝１、２…
……ｎ）が、（ａ） 第１及び第２の論理信号入出力端
を有し且つ電界効果トランジスタを用いて構成されたフ
リップフロップ回路と、（ｂ） 上記フリップフロップ
回路の第１の論理信号入出力端に接続されている第３の
論理信号入出力端と、上記ビット線Ｂｊに接続されてい
る第４の論理信号入出力端とを有する第１のトランスフ
ァ―ゲ―ト回路と、（ｃ） 上記フリップフロップ回路
の第２の論理信号入出力端に接続されている第５の論理
信号入出力端と、上記ビット線Ｂｊ ′に接続されてい
る第６の論理信号入出力端とを有する第２のトランスフ
ァ―ゲ―ト回路とを有する構成を有する。
【００１８】しかしながら、本願第１番目の発明による
メモリ回路は、このような構成を有するメモリ回路にお
いて、（ｖ） 複数ｎ本の列アドレス選択信号線Ｃ１
、Ｃ２ ………Ｃｎ を有し、そして、（ｖｉ）上記メ
モリセルＭｉｊにおける上記第１のトランスファ―ゲ―
ト回路が、ゲ―トを上記行アドレス選択信号線Ｒｉ 及
び列アドレス選択信号線Ｃｊ にそれぞれ接続し且つ互
に直列に接続されて上記第３及び第４の論理信号入出力
端間に接続されている第１及び第２の電界効果トランジ
スタを有し、また、（ｖｉｉ） 上記メモリセルＭｉｊ
における第２のトランスファ―ゲ―ト回路が、ゲ―トを
上記行アドレス選択信号線Ｒｉ 及び列アドレス選択信
号線Ｃｊ にそれぞれ接続し且つ互に直列に接続されて
上記第５及び第６の論理信号入出力端間に接続されてい
る第３及び第４の電界効果トランジスタを有する。
メモリ回路は、このような構成を有するメモリ回路にお
いて、（ｖ） 複数ｎ本の列アドレス選択信号線Ｃ１
、Ｃ２ ………Ｃｎ を有し、そして、（ｖｉ）上記メ
モリセルＭｉｊにおける上記第１のトランスファ―ゲ―
ト回路が、ゲ―トを上記行アドレス選択信号線Ｒｉ 及
び列アドレス選択信号線Ｃｊ にそれぞれ接続し且つ互
に直列に接続されて上記第３及び第４の論理信号入出力
端間に接続されている第１及び第２の電界効果トランジ
スタを有し、また、（ｖｉｉ） 上記メモリセルＭｉｊ
における第２のトランスファ―ゲ―ト回路が、ゲ―トを
上記行アドレス選択信号線Ｒｉ 及び列アドレス選択信
号線Ｃｊ にそれぞれ接続し且つ互に直列に接続されて
上記第５及び第６の論理信号入出力端間に接続されてい
る第３及び第４の電界効果トランジスタを有する。
【００１９】また、本願第２番目の発明によるメモリ回
路は、本願第１番目の発明によるメモリ回路において、
（ｖｉｉｉ）上記メモリセルＭｉｊにおけるフリップフ
ロップ回路が、図８及び図９で前述した従来のメモリ回
路の場合と同様に、第１チャンネル型を有する第５及び
第６の電界効果トランジスタと、第２チャンネル型を有
する第７、第８の電界効果トランジスタとを有し、そし
て、（ｉｘ）上記メモリセルＭｉｊの上記フリップフロ
ップ回路において、図８及び図９で前述した従来のメモ
リ回路の場合と同様に、（ａ） 上記第５及び第７の電
界効果トランジスタが、第１及び第２の電源端間に、上
記第５の電界効果トランジスタを上記第１の電源端側と
して直列に接続されて、接続され、（ｂ） 上記第６及
び第８の電界効果トランジスタが、上記第１及び第２の
電源端間に、上記第６の電界効果トランジスタを上記第
１の電源端側にして直列に接続されて、接続され、（ｃ
） 上記第５及び第７の電界効果トランジスタのゲ―ト
及び上記第６及び第８の電界効果トランジスタの接続中
点が、上記第２の論理信号入出力端に接続され、（ｄ）
上記第６及び第８の電界効果トランジスタのゲ―ト及
び上記第５及び第７の電界効果トランジスタの接続中点
が、上記第１の論理信号入出力端に接続されている構成
を有する。
路は、本願第１番目の発明によるメモリ回路において、
（ｖｉｉｉ）上記メモリセルＭｉｊにおけるフリップフ
ロップ回路が、図８及び図９で前述した従来のメモリ回
路の場合と同様に、第１チャンネル型を有する第５及び
第６の電界効果トランジスタと、第２チャンネル型を有
する第７、第８の電界効果トランジスタとを有し、そし
て、（ｉｘ）上記メモリセルＭｉｊの上記フリップフロ
ップ回路において、図８及び図９で前述した従来のメモ
リ回路の場合と同様に、（ａ） 上記第５及び第７の電
界効果トランジスタが、第１及び第２の電源端間に、上
記第５の電界効果トランジスタを上記第１の電源端側と
して直列に接続されて、接続され、（ｂ） 上記第６及
び第８の電界効果トランジスタが、上記第１及び第２の
電源端間に、上記第６の電界効果トランジスタを上記第
１の電源端側にして直列に接続されて、接続され、（ｃ
） 上記第５及び第７の電界効果トランジスタのゲ―ト
及び上記第６及び第８の電界効果トランジスタの接続中
点が、上記第２の論理信号入出力端に接続され、（ｄ）
上記第６及び第８の電界効果トランジスタのゲ―ト及
び上記第５及び第７の電界効果トランジスタの接続中点
が、上記第１の論理信号入出力端に接続されている構成
を有する。
【００２０】しかしながら、本願第２番目の発明による
メモリ回路は、このような構成を有するメモリ回路にお
いて、（ｘ） 複数ｎ本の列書込制御信号線Ｗ１ 、Ｗ
２ ………Ｗｎ を有し、また、（ｘｉ）上記メモリセ
ルＭｉｊにおける上記フリップフロップ回路が、さらに
、第２チャンネル型を有する第９及び第１０の電界効果
トランジスタを有し、そして、（ｘｉｉ） 上記メモリ
セルＭｉｊにおける上記フリップフロップ回路において
、（ｅ） 上記第９及び第１０の電界効果トランジスタ
が、上記第５及び第６の電界効果トランジスタと並列に
接続され、（ｆ） 上記第９及び第１０の電界効果トラ
ンジスタのゲ―トが上記列書込制御信号線Ｗｊ に接続
されている構成を有する。
メモリ回路は、このような構成を有するメモリ回路にお
いて、（ｘ） 複数ｎ本の列書込制御信号線Ｗ１ 、Ｗ
２ ………Ｗｎ を有し、また、（ｘｉ）上記メモリセ
ルＭｉｊにおける上記フリップフロップ回路が、さらに
、第２チャンネル型を有する第９及び第１０の電界効果
トランジスタを有し、そして、（ｘｉｉ） 上記メモリ
セルＭｉｊにおける上記フリップフロップ回路において
、（ｅ） 上記第９及び第１０の電界効果トランジスタ
が、上記第５及び第６の電界効果トランジスタと並列に
接続され、（ｆ） 上記第９及び第１０の電界効果トラ
ンジスタのゲ―トが上記列書込制御信号線Ｗｊ に接続
されている構成を有する。
【００２１】
【作用・効果】本願第１番目の発明によるメモリ回路に
よれば、ｍ本の行アドレス選択信号線Ｒ１ 〜Ｒｍ 中
の１本の行アドレス選択信号線Ｒｉ のみに、行アドレ
ス選択信号を２値表示で「１」（または「０」）をとっ
て与え（なお、他の（ｍ−１）本の行アドレス選択信号
線にはともに行アドレス選択信号を２値表示で「０」（
または「１」）を与える）、また、ｎ本の列アドレス選
択信号線Ｃ１ 〜Ｃｎ 中の１本の列アドレス選択信号
線Ｃｊ のみに、列アドレス選択信号を２値表示で「１
」（または「０」）をとって与え（なお、他の（ｎ−１
）本の列アドレス選択信号線にはともに２値表示で「０
」（または「１」）を与える）れば、行アドレス選択信
号線Ｒｉ に接続されているｎ個のメモリセルＭｉ１〜
Ｍｉｎのみにおける第１のトランスファ―ゲ―ト回路の
第１の電界効果トランジスタ及び第２のトランスファ―
ゲ―ト回路の第３の電界効果トランジスタがともにオン
状態になり、また、ｍ個のメモリセルＭ１ｊ〜Ｍｍｊの
みにおける第１のトランスファ―ゲ―ト回路の第２の電
界効果トランジスタ及び第２のトランスファ―ゲ―ト回
路の第４の電界効果トランジスタがともにオン状態にな
る。このため、１個のメモリセルＭｉｊにおける第１の
トランスファ―ゲ―ト回路の第１及び第２の電界効果ト
ランジスタ、及び第２のトランスファ―ゲ―ト回路の第
３及び第４の電界効果トランジスタがともにオン状態に
なる。
よれば、ｍ本の行アドレス選択信号線Ｒ１ 〜Ｒｍ 中
の１本の行アドレス選択信号線Ｒｉ のみに、行アドレ
ス選択信号を２値表示で「１」（または「０」）をとっ
て与え（なお、他の（ｍ−１）本の行アドレス選択信号
線にはともに行アドレス選択信号を２値表示で「０」（
または「１」）を与える）、また、ｎ本の列アドレス選
択信号線Ｃ１ 〜Ｃｎ 中の１本の列アドレス選択信号
線Ｃｊ のみに、列アドレス選択信号を２値表示で「１
」（または「０」）をとって与え（なお、他の（ｎ−１
）本の列アドレス選択信号線にはともに２値表示で「０
」（または「１」）を与える）れば、行アドレス選択信
号線Ｒｉ に接続されているｎ個のメモリセルＭｉ１〜
Ｍｉｎのみにおける第１のトランスファ―ゲ―ト回路の
第１の電界効果トランジスタ及び第２のトランスファ―
ゲ―ト回路の第３の電界効果トランジスタがともにオン
状態になり、また、ｍ個のメモリセルＭ１ｊ〜Ｍｍｊの
みにおける第１のトランスファ―ゲ―ト回路の第２の電
界効果トランジスタ及び第２のトランスファ―ゲ―ト回
路の第４の電界効果トランジスタがともにオン状態にな
る。このため、１個のメモリセルＭｉｊにおける第１の
トランスファ―ゲ―ト回路の第１及び第２の電界効果ト
ランジスタ、及び第２のトランスファ―ゲ―ト回路の第
３及び第４の電界効果トランジスタがともにオン状態に
なる。
【００２２】従って、いま、その状態から、１対のビッ
ト線Ｂｊ 及びＢｊ ′のみに、対の書込用論理信号を
、２値表示の「１」及び「０」（または「０」及び「１
」）をそれぞれとるものとして与えられれば（なお、他
の（ｎ−１）対のビット線にはともに例えば高電位が与
えられている）、その対の書込用論理信号が、メモリセ
ルＭｉｊにおける第１のトランスファ―ゲ―ト回路の第
１及び第２の電界効果トランジスタ及び第２のトランス
ファ―ゲ―ト回路の第３及び第４の電界効果トランジス
タをそれぞれ通じて、メモリセルＭｉｊのフリップフロ
ップ回路の第１及び第２の論理信号入出力端にそれぞれ
与えられ、よって、メモリセルＭｉｊのフリップフロッ
プ回路において、第１及び第２の論理信号入出力端に対
の論理信号がそれぞれ対の書込用論理信号がとっている
２値表示に対応した２値表示で得られる状態が得られ、
従って、ビット線Ｂｊ及びＢｊ ′に与えられる対の書
込用論理信号を、メモリセルＭｉｊに書込むことができ
る。
ト線Ｂｊ 及びＢｊ ′のみに、対の書込用論理信号を
、２値表示の「１」及び「０」（または「０」及び「１
」）をそれぞれとるものとして与えられれば（なお、他
の（ｎ−１）対のビット線にはともに例えば高電位が与
えられている）、その対の書込用論理信号が、メモリセ
ルＭｉｊにおける第１のトランスファ―ゲ―ト回路の第
１及び第２の電界効果トランジスタ及び第２のトランス
ファ―ゲ―ト回路の第３及び第４の電界効果トランジス
タをそれぞれ通じて、メモリセルＭｉｊのフリップフロ
ップ回路の第１及び第２の論理信号入出力端にそれぞれ
与えられ、よって、メモリセルＭｉｊのフリップフロッ
プ回路において、第１及び第２の論理信号入出力端に対
の論理信号がそれぞれ対の書込用論理信号がとっている
２値表示に対応した２値表示で得られる状態が得られ、
従って、ビット線Ｂｊ及びＢｊ ′に与えられる対の書
込用論理信号を、メモリセルＭｉｊに書込むことができ
る。
【００２３】また、ｎ対のビット線Ｂ１ 及びＢ１ ′
〜Ｂｊ 及びＢｊ ′にともに例えば高電位を与えてい
る状態から、ｍ本の行アドレス選択信号線Ｒ１ 〜Ｒｍ
中の１本の行アドレス選択信号線Ｒｉ のみに、行ア
ドレス選択信号を２値表示で「１」（または「０」）を
とって与え、また、ｎ本の列アドレス選択信号線Ｃ１
〜Ｃｎ 中の１本の列アドレス選択信号線Ｃｊ のみに
、列アドレス選択信号を２値表示の「１」（または「０
」）で与えれば、ｎ個のメモリセルＭｉ１〜Ｍｉｎのみ
における第１のトランスファ―ゲ―ト回路の第１の電界
効果トランジスタ及び第２のトランスファ―ゲ―ト回路
の第３の電界効果トランジスタがともにオン状態になり
、また、ｍ個のメモリセルＭ１ｊ〜Ｍｍｊにみにおける
第１のトランスファ―ゲ―ト回路の第２の電界効果トラ
ンジスタ及び第２のトランスファ―ゲ―ト回路の第４の
電界効果トランジスタがともにオン状態になる。このた
め、１個のメモリセルＭｉｊにおける第１のトランスフ
ァ―ゲ―ト回路の第１及び第２の電界効果トランジスタ
、及び第２のトランスファ―ゲ―ト回路の第３及び第４
の電界効果トランジスタがともにオン状態になる。
〜Ｂｊ 及びＢｊ ′にともに例えば高電位を与えてい
る状態から、ｍ本の行アドレス選択信号線Ｒ１ 〜Ｒｍ
中の１本の行アドレス選択信号線Ｒｉ のみに、行ア
ドレス選択信号を２値表示で「１」（または「０」）を
とって与え、また、ｎ本の列アドレス選択信号線Ｃ１
〜Ｃｎ 中の１本の列アドレス選択信号線Ｃｊ のみに
、列アドレス選択信号を２値表示の「１」（または「０
」）で与えれば、ｎ個のメモリセルＭｉ１〜Ｍｉｎのみ
における第１のトランスファ―ゲ―ト回路の第１の電界
効果トランジスタ及び第２のトランスファ―ゲ―ト回路
の第３の電界効果トランジスタがともにオン状態になり
、また、ｍ個のメモリセルＭ１ｊ〜Ｍｍｊにみにおける
第１のトランスファ―ゲ―ト回路の第２の電界効果トラ
ンジスタ及び第２のトランスファ―ゲ―ト回路の第４の
電界効果トランジスタがともにオン状態になる。このた
め、１個のメモリセルＭｉｊにおける第１のトランスフ
ァ―ゲ―ト回路の第１及び第２の電界効果トランジスタ
、及び第２のトランスファ―ゲ―ト回路の第３及び第４
の電界効果トランジスタがともにオン状態になる。
【００２４】従って、いま、メモリセルＭｉｊのフリッ
プフロップ回路において、第１及び第２の論理信号入出
力端における対の論理信号がそれぞれ「１」及び「０」
（または「０」及び「１」）をとって得られる状態であ
れば、ビット線Ｂｊ 及びＢｊ ′中のいずれか一方に
は電流は流れないが、他方には電流が流れるので、それ
を検出することによって、メモリセルＭｉｊに書込まれ
ている論理信号を読出すことができたことになる。
プフロップ回路において、第１及び第２の論理信号入出
力端における対の論理信号がそれぞれ「１」及び「０」
（または「０」及び「１」）をとって得られる状態であ
れば、ビット線Ｂｊ 及びＢｊ ′中のいずれか一方に
は電流は流れないが、他方には電流が流れるので、それ
を検出することによって、メモリセルＭｉｊに書込まれ
ている論理信号を読出すことができたことになる。
【００２５】以上のことから、本願第１番目の発明によ
るメモリ回路によれば、図８及び図９で前述した従来の
メモリ回路の場合と同様に、スタテック型のメモリ回路
としての機能を得ることができる。
るメモリ回路によれば、図８及び図９で前述した従来の
メモリ回路の場合と同様に、スタテック型のメモリ回路
としての機能を得ることができる。
【００２６】しかしながら、本願第１番目の発明による
メモリ回路の場合、メモリセルＭｉｊに書込まれている
論理信号を読出すことができたことになる時、対のビッ
ト線Ｂｊ 及びＢｊ ′中のいずれか一方には電流が流
れるが、他方には電流が流れないと述べたが、このとき
、上述したように、行アドレス選択信号線Ｒｉ に接続
され且つ列アドレス選択信号線Ｃｊ に接続されている
１個のメモリセルＭｉｊのみの第１のトランスファ―ゲ
―ト回路の第１及び第２の電界効果トランジスタ、及び
第２のトランスファ―ゲ―ト回路の第３及び第４の電界
効果トランジスタがともにオン状態になるだけである。 このため、ｎ対のビット線Ｂ１ 及びＢ１ ′〜Ｂｎ
及びＢｎ ′中の１対のビット線Ｂｊ 及びＢｊ ′中
のいずれか一方のみにしか、電流が流れず、従って、全
体として１本のビット線のみにしか電流が流れない。
メモリ回路の場合、メモリセルＭｉｊに書込まれている
論理信号を読出すことができたことになる時、対のビッ
ト線Ｂｊ 及びＢｊ ′中のいずれか一方には電流が流
れるが、他方には電流が流れないと述べたが、このとき
、上述したように、行アドレス選択信号線Ｒｉ に接続
され且つ列アドレス選択信号線Ｃｊ に接続されている
１個のメモリセルＭｉｊのみの第１のトランスファ―ゲ
―ト回路の第１及び第２の電界効果トランジスタ、及び
第２のトランスファ―ゲ―ト回路の第３及び第４の電界
効果トランジスタがともにオン状態になるだけである。 このため、ｎ対のビット線Ｂ１ 及びＢ１ ′〜Ｂｎ
及びＢｎ ′中の１対のビット線Ｂｊ 及びＢｊ ′中
のいずれか一方のみにしか、電流が流れず、従って、全
体として１本のビット線のみにしか電流が流れない。
【００２７】よって、本願第１番目の発明によるメモリ
回路の場合、図８及び図９で前述した従来のメモリ回路
の場合の１／ｎという小さな消費電力しか伴わない。
回路の場合、図８及び図９で前述した従来のメモリ回路
の場合の１／ｎという小さな消費電力しか伴わない。
【００２８】また、本願第２番目の発明によるメモリ回
路によれば、結局、本願第１番目の発明によるメモリ回
路において、複数ｎ本の列書込制御信号線Ｗ１、Ｗ２
………Ｗｎ を有し、且つ図８及び図９で前述した従来
のメモリ回路と同様の構成を有するメモリセルＭｉｊに
おけるフリップフロップ回路が、ゲ―トを上記列書込制
御信号線Ｗｊ に接続し且つ第５及び第６の電界効果ト
ランジスタと並列に接続されている第２チャンネル型を
有する第９及び第１０の電界効果トランジスタを有する
ことを除いて、本願第１番目の発明によるメモリ回路と
同様の構成を有するので、詳細説明は省略するが、本願
第１番目の発明によるメモリ回路について上述したのと
同様の作用効果が得られる。
路によれば、結局、本願第１番目の発明によるメモリ回
路において、複数ｎ本の列書込制御信号線Ｗ１、Ｗ２
………Ｗｎ を有し、且つ図８及び図９で前述した従来
のメモリ回路と同様の構成を有するメモリセルＭｉｊに
おけるフリップフロップ回路が、ゲ―トを上記列書込制
御信号線Ｗｊ に接続し且つ第５及び第６の電界効果ト
ランジスタと並列に接続されている第２チャンネル型を
有する第９及び第１０の電界効果トランジスタを有する
ことを除いて、本願第１番目の発明によるメモリ回路と
同様の構成を有するので、詳細説明は省略するが、本願
第１番目の発明によるメモリ回路について上述したのと
同様の作用効果が得られる。
【００２９】しかしながら、本願第２番目の発明による
メモリ回路の場合、列書込制御用信号線Ｗｉ に２値表
示で「１」（または「０」）で与えれば、メモリセルＭ
ｉｊにおける第９及び第１０の電界効果トランジスタを
オフ状態にさせることができるので、メモリセルＭｉｊ
が、論理信号を、フリップフロップ回路における第５ま
たは第６の電界効果トランジスタのオン状態を保ってい
る内容で記憶している状態から、対のビット線Ｂｊ 及
びＢｊ ′に書込用論理信号を与えて、それをメモリセ
ルＭｉｊに書込むとき、列書込制御信号線Ｗｊ に列書
込制御用信号を２値表示で「１」（または「０」）で与
えて、第９及び第１０の電界効果トランジスタをオフ状
態にしておけば、その書込用論理信号が、第５または第
６の電界効果トランジスタをオフ状態に転換させる内容
である場合、第９及び第１０の電界効果トランジスタが
第５及び第６の電界効果トランジスタと並列に接続され
ているので、その第５または第６の電界効果トランジス
タをオフ状態に転換する速度が、第９及び第１０の電界
効果トランジスタを有しない場合に比し速くなる。
メモリ回路の場合、列書込制御用信号線Ｗｉ に２値表
示で「１」（または「０」）で与えれば、メモリセルＭ
ｉｊにおける第９及び第１０の電界効果トランジスタを
オフ状態にさせることができるので、メモリセルＭｉｊ
が、論理信号を、フリップフロップ回路における第５ま
たは第６の電界効果トランジスタのオン状態を保ってい
る内容で記憶している状態から、対のビット線Ｂｊ 及
びＢｊ ′に書込用論理信号を与えて、それをメモリセ
ルＭｉｊに書込むとき、列書込制御信号線Ｗｊ に列書
込制御用信号を２値表示で「１」（または「０」）で与
えて、第９及び第１０の電界効果トランジスタをオフ状
態にしておけば、その書込用論理信号が、第５または第
６の電界効果トランジスタをオフ状態に転換させる内容
である場合、第９及び第１０の電界効果トランジスタが
第５及び第６の電界効果トランジスタと並列に接続され
ているので、その第５または第６の電界効果トランジス
タをオフ状態に転換する速度が、第９及び第１０の電界
効果トランジスタを有しない場合に比し速くなる。
【００３０】従って、本願第２番目の発明によるメモリ
回路によれば、スタテック型のメモリ回路としての機能
を、本願第１番目の発明によるメモリ回路に比し高速に
得ることができる。
回路によれば、スタテック型のメモリ回路としての機能
を、本願第１番目の発明によるメモリ回路に比し高速に
得ることができる。
【００３１】
【実施例１】次に、図１〜図３を伴って、本発明による
メモリ回路の第１の実施例を述べよう。
メモリ回路の第１の実施例を述べよう。
【００３２】図１〜図３において、図８及び図９との対
応部分には同一符号を付し、詳細説明を省略する。
応部分には同一符号を付し、詳細説明を省略する。
【００３３】図１〜図３に示す本発明によるメモリ回路
は、図８及び図９で前述した従来のメモリ回路の場合と
同様に、（ｉ） 複数ｍ×ｎ個のメモリセルＭ１１、Ｍ
１２………Ｍ１ｎ；Ｍ２１、Ｍ２２………Ｍ２ｎ；……
…Ｍｍ１、Ｍｍ２………Ｍｍｎと、（ｉｉ）複数ｍ本の
行アドレス選択信号線Ｒ１ 、Ｒ２ ………Ｒｍ と、
（ｉｉｉ） 複数ｎ対の互に相補性を有するビット線Ｂ
１ 及びＢ１ ′、Ｂ２ 及びＢ２ ′………Ｂｎ 及
びＢｎ ′とを有し、そして、（ｉｖ）メモリセルＭｉ
ｊ（ｉ＝１、２………ｍ；ｊ＝１、２………ｎ）が、（
ａ） 論理信号入出力端Ｔ１及びＴ２を有し且つ電界効
果トランジスタを用いて構成されたフリップフロップ回
路Ｆと、（ｂ） フリップフロップ回路Ｆの論理信号入
出力端Ｔ１に接続されている論理信号入出力端Ｔ３と、
ビット線Ｂｊ に接続されている論理信号入出力端Ｔ４
とを有するトランスファ―ゲ―ト回路Ｇ１と、（ｃ）フ
リップフロップ回路Ｆの論理信号入出力端Ｔ２に接続さ
れている論理信号入出力端Ｔ５と、ビット線Ｂｊ ′に
接続されている論理信号入出力端Ｔ６とを有するトラン
スファ―ゲ―ト回路Ｇ２とを有する構成を有する。
は、図８及び図９で前述した従来のメモリ回路の場合と
同様に、（ｉ） 複数ｍ×ｎ個のメモリセルＭ１１、Ｍ
１２………Ｍ１ｎ；Ｍ２１、Ｍ２２………Ｍ２ｎ；……
…Ｍｍ１、Ｍｍ２………Ｍｍｎと、（ｉｉ）複数ｍ本の
行アドレス選択信号線Ｒ１ 、Ｒ２ ………Ｒｍ と、
（ｉｉｉ） 複数ｎ対の互に相補性を有するビット線Ｂ
１ 及びＢ１ ′、Ｂ２ 及びＢ２ ′………Ｂｎ 及
びＢｎ ′とを有し、そして、（ｉｖ）メモリセルＭｉ
ｊ（ｉ＝１、２………ｍ；ｊ＝１、２………ｎ）が、（
ａ） 論理信号入出力端Ｔ１及びＴ２を有し且つ電界効
果トランジスタを用いて構成されたフリップフロップ回
路Ｆと、（ｂ） フリップフロップ回路Ｆの論理信号入
出力端Ｔ１に接続されている論理信号入出力端Ｔ３と、
ビット線Ｂｊ に接続されている論理信号入出力端Ｔ４
とを有するトランスファ―ゲ―ト回路Ｇ１と、（ｃ）フ
リップフロップ回路Ｆの論理信号入出力端Ｔ２に接続さ
れている論理信号入出力端Ｔ５と、ビット線Ｂｊ ′に
接続されている論理信号入出力端Ｔ６とを有するトラン
スファ―ゲ―ト回路Ｇ２とを有する構成を有する。
【００３４】しかしながら、図１〜図３に示す本発明に
よるメモリ回路は、このような構成を有するメモリ回路
において、複数ｎ本の列アドレス選択信号線Ｃ１ 、Ｃ
２ ………Ｃｎ を有し、そして、メモリセルＭｉｊに
おけるトランスファ―ゲ―ト回路Ｇ１が、ゲ―トを行ア
ドレス選択信号線Ｒｉ及び列アドレス選択信号線Ｃｊ
にそれぞれ接続し且つ互に直列に接続されて論理信号入
出力端Ｔ３及びＴ４間に接続されている電界効果トラン
ジスタＱ１１及びＱ１３を有し、また、メモリセルＭｉ
ｊにおけるトランスファ―ゲ―ト回路Ｇ２が、ゲ―トを
行アドレス選択信号線Ｒｉ 及び列アドレス選択信号線
Ｃｊ にそれぞれ接続し且つ互に直列に接続されて論理
信号入出力端Ｔ５及びＴ６間に接続されている電界効果
トランジスタＱ１２及びＱ１４を有する。
よるメモリ回路は、このような構成を有するメモリ回路
において、複数ｎ本の列アドレス選択信号線Ｃ１ 、Ｃ
２ ………Ｃｎ を有し、そして、メモリセルＭｉｊに
おけるトランスファ―ゲ―ト回路Ｇ１が、ゲ―トを行ア
ドレス選択信号線Ｒｉ及び列アドレス選択信号線Ｃｊ
にそれぞれ接続し且つ互に直列に接続されて論理信号入
出力端Ｔ３及びＴ４間に接続されている電界効果トラン
ジスタＱ１１及びＱ１３を有し、また、メモリセルＭｉ
ｊにおけるトランスファ―ゲ―ト回路Ｇ２が、ゲ―トを
行アドレス選択信号線Ｒｉ 及び列アドレス選択信号線
Ｃｊ にそれぞれ接続し且つ互に直列に接続されて論理
信号入出力端Ｔ５及びＴ６間に接続されている電界効果
トランジスタＱ１２及びＱ１４を有する。
【００３５】なお、メモリセルＭｉｊにおけるフリップ
フロップ回路Ｆは、図８及び図９で前述した従来のメモ
リ回路の場合と同様に、ｐチャンネル型を有する電界効
果トランジスタＱ１及びＱ２と、ｎチャンネル型を有す
る電界効果トランジスタＱ３及びＱ４とを有し、そして
、電界効果トランジスタＱ１及びＱ３が、電源端Ｅ１及
びＥ２間に、電界効果トランジスタＱ１を電源端Ｅ１側
として直列に接続されて、接続され、また、電界効果ト
ランジスタＱ２及びＱ４が、電源端Ｅ１及びＥ２間に、
電界効果トランジスタＱ２を電源端Ｅ１側にして直列に
接続されて、接続され、さらに、電界効果トランジスタ
Ｑ１及びＱ３のゲ―ト及び電界効果トランジスタＱ２及
びＱ４の接続中点が、論理信号入出力端Ｔ２に接続され
、また、電界効果トランジスタＱ２及びＱ４のゲ―ト及
び電界効果トランジスタＱ１及びＱ３の接続中点が、論
理信号入出力端Ｔ１に接続されている構成を有している
。
フロップ回路Ｆは、図８及び図９で前述した従来のメモ
リ回路の場合と同様に、ｐチャンネル型を有する電界効
果トランジスタＱ１及びＱ２と、ｎチャンネル型を有す
る電界効果トランジスタＱ３及びＱ４とを有し、そして
、電界効果トランジスタＱ１及びＱ３が、電源端Ｅ１及
びＥ２間に、電界効果トランジスタＱ１を電源端Ｅ１側
として直列に接続されて、接続され、また、電界効果ト
ランジスタＱ２及びＱ４が、電源端Ｅ１及びＥ２間に、
電界効果トランジスタＱ２を電源端Ｅ１側にして直列に
接続されて、接続され、さらに、電界効果トランジスタ
Ｑ１及びＱ３のゲ―ト及び電界効果トランジスタＱ２及
びＱ４の接続中点が、論理信号入出力端Ｔ２に接続され
、また、電界効果トランジスタＱ２及びＱ４のゲ―ト及
び電界効果トランジスタＱ１及びＱ３の接続中点が、論
理信号入出力端Ｔ１に接続されている構成を有している
。
【００３６】以上が、本発明によるメモリ回路の第１の
実施例の構成である。
実施例の構成である。
【００３７】このような構成を有する本発明によるメモ
リ回路によれば、ｍ本の行アドレス選択信号線Ｒ１ 〜
Ｒｍ 中の１本の行アドレス選択信号線Ｒｉ のみに、
行アドレス選択信号を高電位で意味づけられた２値表示
で「１」（図２の場合）（または低電位で意味づけられ
た「０」（図３の場合））をとって与え（なお、他の（
ｍ−１）本の行アドレス選択信号線にはともに行アドレ
ス選択信号を２値表示で「０」（図２の場合）（または
「１」（図３の場合）を与える）、また、ｎ本の列アド
レス選択信号線Ｃ１ 〜Ｃｎ 中の１本の列アドレス選
択信号線Ｃｊ のみに、列アドレス選択信号を２値表示
で「１」（図２の場合）（または「０」（図３の場合）
）をとって与え（なお、他の（ｎ−１）本の列アドレス
選択信号線にはともに２値表示で「０」（図２の場合）
（または「１」（図３の場合））を与える）れば、行ア
ドレス選択信号線Ｒｉ に接続されているｎ個のメモリ
セルＭｉ１〜Ｍｉｎのみにおけるトランスファ―ゲ―ト
回路Ｇ１の電界効果トランジスタＱ１１及びトランスフ
ァ―ゲ―ト回路Ｇ２の電界効果トランジスタＱ１２がと
もにオン状態になり、また、ｍ個のメモリセルＭ１ｊ〜
Ｍｍｊにみにおけるトランスファ―ゲ―ト回路Ｇ１の電
界効果トランジスタＱ１３及びトランスファ―ゲ―ト回
路Ｇ２の電界効果トランジスタＱ１４がともにオン状態
になる。このため、１個のメモリセルＭｉｊにおけるト
ランスファ―ゲ―ト回路Ｇ１の電界効果トランジスタＱ
１１及びＱ１３、及びトランスファ―ゲ―ト回路Ｇ２の
電界効果トランジスタＱ１２及びＱ１４がともにオン状
態になる。
リ回路によれば、ｍ本の行アドレス選択信号線Ｒ１ 〜
Ｒｍ 中の１本の行アドレス選択信号線Ｒｉ のみに、
行アドレス選択信号を高電位で意味づけられた２値表示
で「１」（図２の場合）（または低電位で意味づけられ
た「０」（図３の場合））をとって与え（なお、他の（
ｍ−１）本の行アドレス選択信号線にはともに行アドレ
ス選択信号を２値表示で「０」（図２の場合）（または
「１」（図３の場合）を与える）、また、ｎ本の列アド
レス選択信号線Ｃ１ 〜Ｃｎ 中の１本の列アドレス選
択信号線Ｃｊ のみに、列アドレス選択信号を２値表示
で「１」（図２の場合）（または「０」（図３の場合）
）をとって与え（なお、他の（ｎ−１）本の列アドレス
選択信号線にはともに２値表示で「０」（図２の場合）
（または「１」（図３の場合））を与える）れば、行ア
ドレス選択信号線Ｒｉ に接続されているｎ個のメモリ
セルＭｉ１〜Ｍｉｎのみにおけるトランスファ―ゲ―ト
回路Ｇ１の電界効果トランジスタＱ１１及びトランスフ
ァ―ゲ―ト回路Ｇ２の電界効果トランジスタＱ１２がと
もにオン状態になり、また、ｍ個のメモリセルＭ１ｊ〜
Ｍｍｊにみにおけるトランスファ―ゲ―ト回路Ｇ１の電
界効果トランジスタＱ１３及びトランスファ―ゲ―ト回
路Ｇ２の電界効果トランジスタＱ１４がともにオン状態
になる。このため、１個のメモリセルＭｉｊにおけるト
ランスファ―ゲ―ト回路Ｇ１の電界効果トランジスタＱ
１１及びＱ１３、及びトランスファ―ゲ―ト回路Ｇ２の
電界効果トランジスタＱ１２及びＱ１４がともにオン状
態になる。
【００３８】従って、いま、その状態から、１対のビッ
ト線Ｂｊ 及びＢｊ ′のみに、対の書込用論理信号を
、２値表示の「１」及び「０」（または「０」及び「１
」）をそれぞれとるものとして与えられれば（なお、他
の（ｎ−１）対のビット線にはともに例えば高電位が与
えられている）、その対の書込用論理信号が、メモリセ
ルＭｉｊにおけるトランスファ―ゲ―ト回路Ｇ１の電界
効果トランジスタＱ１１及びＱ１３及びトランスファ―
ゲ―ト回路Ｇ２の電界効果トランジスタＱ１２及びＱ１
４をそれぞれ通じて、メモリセルＭｉｊのフリップフロ
ップ回路Ｆの論理信号入出力端Ｔ１及びＴ２にそれぞれ
与えられ、よって、メモリセルＭｉｊのフリップフロッ
プ回路Ｆにおいて、論理信号入出力端Ｔ１及びＴ２に対
の論理信号がそれぞれ対の書込用論理信号がとっている
２値表示に対応した２値表示で得られる状態が得られ、
従って、ビット線Ｂｊ及びＢｊ ′に与えられる対の書
込用論理信号を、メモリセルＭｉｊに書込むことができ
る。
ト線Ｂｊ 及びＢｊ ′のみに、対の書込用論理信号を
、２値表示の「１」及び「０」（または「０」及び「１
」）をそれぞれとるものとして与えられれば（なお、他
の（ｎ−１）対のビット線にはともに例えば高電位が与
えられている）、その対の書込用論理信号が、メモリセ
ルＭｉｊにおけるトランスファ―ゲ―ト回路Ｇ１の電界
効果トランジスタＱ１１及びＱ１３及びトランスファ―
ゲ―ト回路Ｇ２の電界効果トランジスタＱ１２及びＱ１
４をそれぞれ通じて、メモリセルＭｉｊのフリップフロ
ップ回路Ｆの論理信号入出力端Ｔ１及びＴ２にそれぞれ
与えられ、よって、メモリセルＭｉｊのフリップフロッ
プ回路Ｆにおいて、論理信号入出力端Ｔ１及びＴ２に対
の論理信号がそれぞれ対の書込用論理信号がとっている
２値表示に対応した２値表示で得られる状態が得られ、
従って、ビット線Ｂｊ及びＢｊ ′に与えられる対の書
込用論理信号を、メモリセルＭｉｊに書込むことができ
る。
【００３９】また、ｎ対のビット線Ｂ１ 及びＢ１ ′
〜Ｂｊ 及びＢｊ ′にともに例えば高電位を与えてい
る状態から、ｍ本の行アドレス選択信号線Ｒ１ 〜Ｒｍ
中の１本の行アドレス選択信号線Ｒｉ のみに、行ア
ドレス選択信号を２値表示で「１」（または「０」）を
とって与え、また、ｎ本の列アドレス選択信号線Ｃ１
〜Ｃｎ 中の１本の列アドレス選択信号線Ｃｊ のみに
、列アドレス選択信号を２値表示の「１」（または「０
」）で与えれば、ｎ個のメモリセルＭｉ１〜Ｍｉｎのみ
におけるトランスファ―ゲ―ト回路Ｇ１の電界効果トラ
ンジスタＱ１１及びトランスファ―ゲ―ト回路Ｇ２の電
界効果トランジスタＱ１２がともにオン状態になり、ま
た、ｍ個のメモリセルＭ１ｊ〜Ｍｍｊにみにおけるトラ
ンスファ―ゲ―ト回路Ｇ１電界効果トランジスタＱ１３
及びトランスファ―ゲ―ト回路Ｇ２の電界効果トランジ
スタＱ１４がともにオン状態になる。このため、１個の
メモリセルＭｉｊにおけるトランスファ―ゲ―ト回路Ｇ
１の電界効果トランジスタＱ１１及びＱ１３、及びトラ
ンスファ―ゲ―ト回路Ｇ２の電界効果トランジスタＱ１
２及びＱ１４がともにオン状態になる。
〜Ｂｊ 及びＢｊ ′にともに例えば高電位を与えてい
る状態から、ｍ本の行アドレス選択信号線Ｒ１ 〜Ｒｍ
中の１本の行アドレス選択信号線Ｒｉ のみに、行ア
ドレス選択信号を２値表示で「１」（または「０」）を
とって与え、また、ｎ本の列アドレス選択信号線Ｃ１
〜Ｃｎ 中の１本の列アドレス選択信号線Ｃｊ のみに
、列アドレス選択信号を２値表示の「１」（または「０
」）で与えれば、ｎ個のメモリセルＭｉ１〜Ｍｉｎのみ
におけるトランスファ―ゲ―ト回路Ｇ１の電界効果トラ
ンジスタＱ１１及びトランスファ―ゲ―ト回路Ｇ２の電
界効果トランジスタＱ１２がともにオン状態になり、ま
た、ｍ個のメモリセルＭ１ｊ〜Ｍｍｊにみにおけるトラ
ンスファ―ゲ―ト回路Ｇ１電界効果トランジスタＱ１３
及びトランスファ―ゲ―ト回路Ｇ２の電界効果トランジ
スタＱ１４がともにオン状態になる。このため、１個の
メモリセルＭｉｊにおけるトランスファ―ゲ―ト回路Ｇ
１の電界効果トランジスタＱ１１及びＱ１３、及びトラ
ンスファ―ゲ―ト回路Ｇ２の電界効果トランジスタＱ１
２及びＱ１４がともにオン状態になる。
【００４０】従って、いま、メモリセルＭｉｊのフリッ
プフロップ回路Ｆにおいて、論理信号入出力端Ｔ１及び
Ｔ２における対の論理信号がそれぞれ「１」及び「０」
（または「０」及び「１」）をとって得られる状態であ
れば、ビット線Ｂｊ 及びＢｊ ′中のいずれか一方に
は電流は流れないが、他方には電流が流れるので、それ
を検出することによって、メモリセルＭｉｊに書込まれ
ている論理信号を読出すことができたことになる。
プフロップ回路Ｆにおいて、論理信号入出力端Ｔ１及び
Ｔ２における対の論理信号がそれぞれ「１」及び「０」
（または「０」及び「１」）をとって得られる状態であ
れば、ビット線Ｂｊ 及びＢｊ ′中のいずれか一方に
は電流は流れないが、他方には電流が流れるので、それ
を検出することによって、メモリセルＭｉｊに書込まれ
ている論理信号を読出すことができたことになる。
【００４１】以上のことから、図１〜図３に示す本発明
によるメモリ回路によれば、図８及び図９で前述した従
来のメモリ回路の場合と同様に、スタテック型のメモリ
回路としての機能を得ることができる。
によるメモリ回路によれば、図８及び図９で前述した従
来のメモリ回路の場合と同様に、スタテック型のメモリ
回路としての機能を得ることができる。
【００４２】しかしながら、図１〜図３に示す本発明に
よるメモリ回路の場合、メモリセルＭｉｊに書込まれて
いる論理信号を読出すことができたことになる時、対の
ビット線Ｂｊ 及びＢｊ ′中のいずれか一方には電流
が流れるが、他方には電流が流れないと述べたが、この
とき、行アドレス選択信号線Ｒｉ に接続されている且
つ列アドレス選択信号線Ｃｊ に接続されている１個の
メモリセルＭｉｊのみのトランスファ―ゲ―ト回路Ｇ１
の電界効果トランジスタＱ１１及びＱ１３、及びトラン
スファ―ゲ―ト回路Ｇ２の電界効果トランジスタＱ１２
及びＱ１４がともにオン状態になるだけである。このた
め、ｎ対のビット線Ｂ１ 及びＢ１ ′〜Ｂｎ 及びＢ
ｎ ′中の１対のビット線Ｂｊ 及びＢｊ ′中のいず
れか一方のみにしか電流が流れず、従って、全体として
１本のビット線のみにしか電流が流れない。
よるメモリ回路の場合、メモリセルＭｉｊに書込まれて
いる論理信号を読出すことができたことになる時、対の
ビット線Ｂｊ 及びＢｊ ′中のいずれか一方には電流
が流れるが、他方には電流が流れないと述べたが、この
とき、行アドレス選択信号線Ｒｉ に接続されている且
つ列アドレス選択信号線Ｃｊ に接続されている１個の
メモリセルＭｉｊのみのトランスファ―ゲ―ト回路Ｇ１
の電界効果トランジスタＱ１１及びＱ１３、及びトラン
スファ―ゲ―ト回路Ｇ２の電界効果トランジスタＱ１２
及びＱ１４がともにオン状態になるだけである。このた
め、ｎ対のビット線Ｂ１ 及びＢ１ ′〜Ｂｎ 及びＢ
ｎ ′中の１対のビット線Ｂｊ 及びＢｊ ′中のいず
れか一方のみにしか電流が流れず、従って、全体として
１本のビット線のみにしか電流が流れない。
【００４３】従って、図１〜図３に示す本発明によるメ
モリ回路の場合、図８及び図９で前述した従来のメモリ
回路の場合の１／ｎという小さな消費電力しか伴わない
。
モリ回路の場合、図８及び図９で前述した従来のメモリ
回路の場合の１／ｎという小さな消費電力しか伴わない
。
【００４４】
【実施例２】次に、図５〜図７を伴って、本発明による
メモリ回路の第２の実施例を述べよう。
メモリ回路の第２の実施例を述べよう。
【００４５】図５〜図７において、図１〜図３との対応
部分には同一符号を付して示す。
部分には同一符号を付して示す。
【００４６】図５〜図７に示す本発明によるメモリ回路
は、次の事項を除いて、図１〜図３で上述した本発明に
よるメモリ回路の実施例の場合と同様の構成を有する。
は、次の事項を除いて、図１〜図３で上述した本発明に
よるメモリ回路の実施例の場合と同様の構成を有する。
【００４７】すなわち、複数ｎ−ｙの列書込制御用信号
線Ｗ１ 、Ｗ２ ………Ｗｎ を有し、また、メモリセ
ルＭｉｊにおけるフリップフロップ回路Ｆが、さらに、
ｐチャンネル型を有する電界効果トランジスタＱ５及び
Ｑ６を有し、そして、メモリセルＭｉｊにおけるフリッ
プフロップ回路Ｆにおいて、電界効果トランジスタＱ５
及びＱ６が、電界効果トランジスタＱ１及びＱ２とそれ
ぞれ並列に接続され、また、電界効果トランジスタＱ５
及びＱ６のゲ―トが列書込制御信号線Ｗｊ に接続され
ている。
線Ｗ１ 、Ｗ２ ………Ｗｎ を有し、また、メモリセ
ルＭｉｊにおけるフリップフロップ回路Ｆが、さらに、
ｐチャンネル型を有する電界効果トランジスタＱ５及び
Ｑ６を有し、そして、メモリセルＭｉｊにおけるフリッ
プフロップ回路Ｆにおいて、電界効果トランジスタＱ５
及びＱ６が、電界効果トランジスタＱ１及びＱ２とそれ
ぞれ並列に接続され、また、電界効果トランジスタＱ５
及びＱ６のゲ―トが列書込制御信号線Ｗｊ に接続され
ている。
【００４８】以上が、本発明によるメモリ回路の第２の
実施例の構成である。
実施例の構成である。
【００４９】このような構成を有する本発明によるメモ
リ回路によれば、結局、図１〜図３に示す本発明による
メモリ回路において、複数ｎ本の列書込制御信号線Ｗ１
、Ｗ２ ………Ｗｎ を有し、且つ図８及び図９で前
述した従来のメモリ回路と同様の構成を有するメモリセ
ルＭｉｊにおけるフリップフロップ回路が、ゲ―トを列
書込制御信号線Ｗｊ に接続し且つ電界効果トランジス
タＱ１及びＱ２と並列に接続されているｐチャンネル型
を有する電界効果トランジスタＱ５及び６を有すること
を除いて、図１〜図３で上述した本発明によるメモリ回
路と同様の構成を有するので、詳細説明は省略するが、
図１〜図３で上述した本発明によるメモリ回路について
上述したのと同様の作用効果が得られる。
リ回路によれば、結局、図１〜図３に示す本発明による
メモリ回路において、複数ｎ本の列書込制御信号線Ｗ１
、Ｗ２ ………Ｗｎ を有し、且つ図８及び図９で前
述した従来のメモリ回路と同様の構成を有するメモリセ
ルＭｉｊにおけるフリップフロップ回路が、ゲ―トを列
書込制御信号線Ｗｊ に接続し且つ電界効果トランジス
タＱ１及びＱ２と並列に接続されているｐチャンネル型
を有する電界効果トランジスタＱ５及び６を有すること
を除いて、図１〜図３で上述した本発明によるメモリ回
路と同様の構成を有するので、詳細説明は省略するが、
図１〜図３で上述した本発明によるメモリ回路について
上述したのと同様の作用効果が得られる。
【００５０】しかしながら、図４〜図６に示す本発明に
よるメモリ回路の場合、列書込制御用信号線Ｗｉ ２値
表示で「１」（または「０」）で与えれば、メモリセル
Ｍｉｊにおける電界効果トランジスタＱ５及びＱ６をオ
フ状態にさせることができるので、メモリセルＭｉｊが
、論理信号を、フリップフロップ回路Ｆにおけるの電界
効果トランジスタＱ１及びＱ２のオン状態を保っている
内容で記憶している状態から、対のビット線Ｂｊ 及び
Ｂｊ ′に書込用論理信号を与えて、それをメモリセル
Ｍｉｊに書込むとき、列書込制御信号線Ｗｊ に列書込
制御用信号を２値表示で「１」（または「０」）で与え
て、電界効果トランジスタＱ５及びＱ６をオフ状態にし
ておけば、その書込用論理信号が、電界効果トランジス
タをオフ状態に転換させる内容である場合、電界効果ト
ランジスタＱ５及びＱ６が電界効果トランジスタＱ１及
びＱ２と並列に接続されているので、その電界効果トラ
ンジスタＱ１またはＱ２をオフ状態に転換する速度が、
電界効果トランジスタＱ５及びＱ６を有しない場合に比
し速くなる。
よるメモリ回路の場合、列書込制御用信号線Ｗｉ ２値
表示で「１」（または「０」）で与えれば、メモリセル
Ｍｉｊにおける電界効果トランジスタＱ５及びＱ６をオ
フ状態にさせることができるので、メモリセルＭｉｊが
、論理信号を、フリップフロップ回路Ｆにおけるの電界
効果トランジスタＱ１及びＱ２のオン状態を保っている
内容で記憶している状態から、対のビット線Ｂｊ 及び
Ｂｊ ′に書込用論理信号を与えて、それをメモリセル
Ｍｉｊに書込むとき、列書込制御信号線Ｗｊ に列書込
制御用信号を２値表示で「１」（または「０」）で与え
て、電界効果トランジスタＱ５及びＱ６をオフ状態にし
ておけば、その書込用論理信号が、電界効果トランジス
タをオフ状態に転換させる内容である場合、電界効果ト
ランジスタＱ５及びＱ６が電界効果トランジスタＱ１及
びＱ２と並列に接続されているので、その電界効果トラ
ンジスタＱ１またはＱ２をオフ状態に転換する速度が、
電界効果トランジスタＱ５及びＱ６を有しない場合に比
し速くなる。
【００５１】従って、図４〜図６に示す本発明によるメ
モリ回路によれば、スタテック型のメモリ回路としての
機能を、図１〜図３で上述した本発明によるメモリ回路
に比し高速に得ることができる。
モリ回路によれば、スタテック型のメモリ回路としての
機能を、図１〜図３で上述した本発明によるメモリ回路
に比し高速に得ることができる。
【００５２】なお、上述においては、本発明の僅かな実
施例を示したに過ぎず、上述した実施例において、ｐチ
ャンネル型をｎチャンネル型、ｎチャンネル型をｐチャ
ンネル型と読み替えた構成とすることもでき、その他、
本発明の精神を脱することなしに、種々の変型、変更を
なし得るであろう。
施例を示したに過ぎず、上述した実施例において、ｐチ
ャンネル型をｎチャンネル型、ｎチャンネル型をｐチャ
ンネル型と読み替えた構成とすることもでき、その他、
本発明の精神を脱することなしに、種々の変型、変更を
なし得るであろう。
【図面の簡単な説明】
【図１】本発明によるメモリ回路の第１の実施例を示す
系統的接続図である。
系統的接続図である。
【図２】図１に示す本発明によるメモリ回路に用いるメ
モリセルの実施例を示す接続図である。
モリセルの実施例を示す接続図である。
【図３】図１に示す本発明によるメモリ回路に用いる他
のメモリセルの実施例を示す接続図である。
のメモリセルの実施例を示す接続図である。
【図４】本発明によるメモリ回路の効果の説明に供する
、メモリセルの数に対する消費電力の関係を、従来の半
導体レ―ザの場合と対比して示す図である。
、メモリセルの数に対する消費電力の関係を、従来の半
導体レ―ザの場合と対比して示す図である。
【図５】本発明によるメモリ回路の第２の実施例を示す
系統的接続図である。
系統的接続図である。
【図６】図５に示す本発明によるメモリ回路に用いるメ
モリセルの実施例を示す接続図である。
モリセルの実施例を示す接続図である。
【図７】図１に示す本発明によるメモリ回路に用いる他
のメモリセルの実施例を示す接続図である。
のメモリセルの実施例を示す接続図である。
【図８】従来のメモリ回路を示す系統的接続図である。
【図９】図８に示す従来のメモリ回路に用いるメモリセ
ルを示す接続図である。
ルを示す接続図である。
１ 行アドレス選択回路２
列アドレス選択回路Ｂ１
〜Ｂｎ ビット線 Ｂ１ ′〜Ｂｎ ′ ビット線 Ｃ１ 〜Ｃｎ 列アドレス選択信号線Ｅ１
、Ｅ２ 電源端
列アドレス選択回路Ｂ１
〜Ｂｎ ビット線 Ｂ１ ′〜Ｂｎ ′ ビット線 Ｃ１ 〜Ｃｎ 列アドレス選択信号線Ｅ１
、Ｅ２ 電源端
Claims (2)
- 【請求項１】 複数ｍ×ｎ個のメモリセルＭ１１、Ｍ
１２………Ｍ１ｎ；Ｍ２１、Ｍ２２………Ｍ２ｎ；……
…Ｍｍ１、Ｍｍ２………Ｍｍｎと、複数ｍ本の行アドレ
ス選択信号線Ｒ１ 、Ｒ２ ………Ｒｍ と、複数ｎ対
の互に相補性を有するビット線Ｂ１ 及びＢ１ ′、Ｂ
２ 及びＢ２ ′………Ｂｎ 及びＢｎ ′と、複数ｎ
本の列アドレス選択信号線Ｃ１ 、Ｃ２ ………Ｃｎ
とを有し、上記メモリセルＭｉｊ（ｉ＝１、２………ｍ
；ｊ＝１、２………ｎ）が、（ａ） 第１及び第２の論
理信号入出力端を有し且つ電界効果トランジスタを用い
て構成されたフリップフロップ回路と、（ｂ） 上記フ
リップフロップ回路の第１の論理信号入出力端に接続さ
れている第３の論理信号入出力端と、上記ビット線Ｂｊ
に接続されている第４の論理信号入出力端とを有する
第１のトランスファ―ゲ―ト回路と、（ｃ） 上記フリ
ップフロップ回路の第２の論理信号入出力端に接続され
ている第５の論理信号入出力端と、上記ビット線Ｂｊ
′に接続されている第６の論理信号入出力端とを有する
第２のトランスファ―ゲ―ト回路とを有し、上記メモリ
セルＭｉｊにおける上記第１のトランスファ―ゲ―ト回
路が、ゲ―トを上記行アドレス選択信号線Ｒｉ 及び列
アドレス選択信号線Ｃｊ にそれぞれ接続し且つ互に直
列に接続されて上記第３及び第４の論理信号入出力端間
に接続されている第１及び第２の電界効果トランジスタ
を有し、上記メモリセルＭｉｊにおける第２のトランス
ファ―ゲ―ト回路が、ゲ―トを上記行アドレス選択信号
線Ｒｉ 及び列アドレス選択信号線Ｃｊ にそれぞれ接
続し且つ互に直列に接続されて上記第５及び第６の論理
信号入出力端間に接続されている第３及び第４の電界効
果トランジスタを有することを特徴とするメモリ回路。 - 【請求項２】 請求項１記載のメモリ回路において、
複数ｎ本の列書込制御信号線Ｗ１ 、Ｗ２ ………Ｗｎ
を有し、上記メモリセルＭｉｊにおけるフリップフロ
ップ回路が、第１チャンネル型を有する第５及び第６の
電界効果トランジスタと、第２チャンネル型を有する第
７、第８、第９及び第１０の電界効果トランジスタとを
有し、上記メモリセルＭｉｊの上記フリップフロップ回
路において、（ａ） 上記第５及び第７の電界効果トラ
ンジスタが、第１及び第２の電源端間に、上記第５の電
界効果トランジスタを上記第１の電源端側として直列に
接続されて、接続され、（ｂ）上記第６及び第８の電界
効果トランジスタが、上記第１及び第２の電源端間に、
上記第６の電界効果トランジスタを上記第１の電源端側
にして直列に接続されて、接続され、（ｃ） 上記第９
及び第１０の電界効果トランジスタが、上記第５及び第
６の電界効果トランジスタと並列に接続され、（ｄ）
上記第５及び第７の電界効果トランジスタのゲ―ト及び
上記第６及び第８の電界効果トランジスタの接続中点が
、上記第２の論理信号入出力端に接続され、（ｅ） 上
記第６及び第８の電界効果トランジスタのゲ―ト及び上
記第５及び第７の電界効果トランジスタの接続中点が、
上記第１の論理信号入出力端に接続され、（ｆ） 上記
第９及び第１０の電界効果トランジスタのゲ―トが上記
列書込制御信号線Ｗｊ に接続されていることを特徴と
するメモリ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3086142A JPH04298887A (ja) | 1991-03-26 | 1991-03-26 | メモリ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3086142A JPH04298887A (ja) | 1991-03-26 | 1991-03-26 | メモリ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04298887A true JPH04298887A (ja) | 1992-10-22 |
Family
ID=13878480
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3086142A Pending JPH04298887A (ja) | 1991-03-26 | 1991-03-26 | メモリ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04298887A (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07111088A (ja) * | 1993-10-12 | 1995-04-25 | Nec Corp | 半導体メモリ集積回路装置 |
| US5475638A (en) * | 1992-04-30 | 1995-12-12 | Mitsubishi Denki Kabushiki Kaisha | Static random access memory device having a single bit line configuration |
| JP2002093176A (ja) * | 2000-07-10 | 2002-03-29 | Mitsubishi Electric Corp | 記憶装置 |
| JP2007172715A (ja) * | 2005-12-20 | 2007-07-05 | Fujitsu Ltd | 半導体記憶装置およびその制御方法 |
| JP2008527603A (ja) * | 2005-01-12 | 2008-07-24 | フリースケール セミコンダクター インコーポレイテッド | セル安定性を改善したｓｒａｍ及びその方法 |
| GB2507001A (en) * | 2012-10-11 | 2014-04-16 | Dolphin Integration Sa | Memory array comprising individual test inputs per memory cell and output buffers |
-
1991
- 1991-03-26 JP JP3086142A patent/JPH04298887A/ja active Pending
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5475638A (en) * | 1992-04-30 | 1995-12-12 | Mitsubishi Denki Kabushiki Kaisha | Static random access memory device having a single bit line configuration |
| JPH07111088A (ja) * | 1993-10-12 | 1995-04-25 | Nec Corp | 半導体メモリ集積回路装置 |
| JP2002093176A (ja) * | 2000-07-10 | 2002-03-29 | Mitsubishi Electric Corp | 記憶装置 |
| JP2008527603A (ja) * | 2005-01-12 | 2008-07-24 | フリースケール セミコンダクター インコーポレイテッド | セル安定性を改善したｓｒａｍ及びその方法 |
| JP2007172715A (ja) * | 2005-12-20 | 2007-07-05 | Fujitsu Ltd | 半導体記憶装置およびその制御方法 |
| GB2507001A (en) * | 2012-10-11 | 2014-04-16 | Dolphin Integration Sa | Memory array comprising individual test inputs per memory cell and output buffers |
| US9269423B2 (en) | 2012-10-11 | 2016-02-23 | Dolphin Integration | Latch-based memory array |
| GB2507001B (en) * | 2012-10-11 | 2016-04-20 | Dolphin Integration Sa | Latch-based memory array |
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