JPH04299617A - Ａ／ｄ変換方式 - Google Patents

Ａ／ｄ変換方式

Info

Publication number
JPH04299617A
JPH04299617A JP6426291A JP6426291A JPH04299617A JP H04299617 A JPH04299617 A JP H04299617A JP 6426291 A JP6426291 A JP 6426291A JP 6426291 A JP6426291 A JP 6426291A JP H04299617 A JPH04299617 A JP H04299617A
Authority
JP
Japan
Prior art keywords
clock
sampling rate
converter
sampling
latch circuit
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP6426291A
Other languages
English (en)
Inventor
Hiroki Hibara
弘樹 檜原
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
NEC Corp
Original Assignee
NEC Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by NEC Corp filed Critical NEC Corp
Priority to JP6426291A priority Critical patent/JPH04299617A/ja
Publication of JPH04299617A publication Critical patent/JPH04299617A/ja
Pending legal-status Critical Current

Links

Landscapes

  • Analogue/Digital Conversion (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明はサンプリングレートが可
変であるＡ／Ｄ変換方式に関する。
【０００２】
【従来の技術】従来、この種のＡ／Ｄ変換方式は、サン
プリングレートを変更する際に、Ａ／Ｄ変換器に入力す
るサンプリングクロックの周波数を変更する方式となっ
ていた。
【０００３】
【発明が解決しようとする課題】上述した従来のＡ／Ｄ
変換方式は、サンプリングレートを変更する際にサンプ
リングクロックの周波数を変えると、Ａ／Ｄ変換器出力
データにオフセットドリフトが生じるという欠点があう
。
【０００４】本発明の目的は、サンプリングレートを変
更した際に出力データにオフセットドリフトが生じるの
を防止できるＡ／Ｄ変換方式を提供することにある。
【０００５】
【課題を解決するための手段】本発明のＡ／Ｄ変換方式
は、所要のサンプリングレートの可変範囲の最高のサン
プリングレートより低くはない固定の第１のサンプリン
グレートで入力アナログ信号をサンプリングしてディジ
タル化するＡ／Ｄ変換器と、このＡ／Ｄ変換器の出力デ
ータを前記所要のサンプリングレートである第２のサン
プリングレートでラッチするラッチ回路とを備えている
。
【０００６】また、本発明のＡ／Ｄ変換方式は、前記第
１のサンプリングレートの第１のクロックを発生して前
記Ａ／Ｄ変換器に供給する原振クロック発生回路と、こ
の原振クロック発生回路から前記第１のクロックを受け
て可変の分周比で分周して前記第２のサンプリングレー
トの第２のクロックを発生して前記ラッチ回路に供給す
るクロックレート切り換え回路とを含んで構成されてい
てもよい。
【０００７】
【実施例】次に本発明について図面を参照して説明する
。
【０００８】図１は本発明の一実施例のブロック図であ
る。
【０００９】図１の実施例において、原振クロック発生
回路１は、装置で使用する最高周波数のクロックＣ１を
発生し、クロックレート切り換え回路２に供給する。ク
ロックレート切り換え回路２は、入力したクロックＣ１
をそのままＡ／Ｄ変換器３に供給し、またクロックＣ１
を可変の分周比で分周して所要のサンプリングレートの
クロックＣ２を発生し、クロックＣ２をラッチ回路４に
供給する。Ａ／Ｄ変換器３は、入力したクロックＣ１を
サンプリングクロックとして使用して入力アナログ信号
をディジタル信号に変換してラッチ回路４へ出力する。 ラッチ回路４は、入力したクロックＣ２のタイミングで
Ａ／Ｄ変換器３の出力データをラッチして、等価的にサ
ンプリングレートを所要のサンプリングレートに変更し
た出力データを出力する。
【００１０】
【発明の効果】以上説明したように本発明は、アナログ
信号をディジタル信号に変換するＡ／Ｄ変換器を固定ク
ロックによってサンプリング動作させ、このＡ／Ｄ変換
器のディジタル信号出力を直後に設けたラッチ回路によ
って可変タイミングでラッチすることにより、サンプリ
ングレートの切り換えに起因する出力データのオフセッ
トドリフトを原理的に皆無としながら等価的にサンプリ
ングレートを可変にすることができる効果がある。
【図面の簡単な説明】
【図１】本発明の一実施例を示すブロック図である。
【符号の説明】
１　　　　原振クロック発生回路 ２　　　　クロックレート切り換え回路３　　　　Ａ／
Ｄ変換器 ４　　　　ラッチ回路

Claims (2)

    【特許請求の範囲】
  1. 【請求項１】　　所要のサンプリングレートの可変範囲
    の最高のサンプリングレートより低くはない固定の第１
    のサンプリングレートで入力アナログ信号をサンプリン
    グしてディジタル化するＡ／Ｄ変換器と、このＡ／Ｄ変
    換器の出力データを前記所要のサンプリングレートであ
    る第２のサンプリングレートでラッチするラッチ回路と
    を備えたことを特徴とするＡ／Ｄ変換方式。
  2. 【請求項２】　　前記第１のサンプリングレートの第１
    のクロックを発生して前記Ａ／Ｄ変換器に供給する原振
    クロック発生回路と、この原振クロック発生回路から前
    記第１のクロックを受けて可変の分周比で分周して前記
    第２のサンプリングレートの第２のクロックを発生して
    前記ラッチ回路に供給するクロックレート切り換え回路
    とを含むことを特徴とする請求項１記載のＡ／Ｄ変換方
    式。
JP6426291A 1991-03-28 1991-03-28 Ａ／ｄ変換方式 Pending JPH04299617A (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP6426291A JPH04299617A (ja) 1991-03-28 1991-03-28 Ａ／ｄ変換方式

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP6426291A JPH04299617A (ja) 1991-03-28 1991-03-28 Ａ／ｄ変換方式

Publications (1)

Publication Number Publication Date
JPH04299617A true JPH04299617A (ja) 1992-10-22

Family

ID=13253110

Family Applications (1)

Application Number Title Priority Date Filing Date
JP6426291A Pending JPH04299617A (ja) 1991-03-28 1991-03-28 Ａ／ｄ変換方式

Country Status (1)

Country Link
JP (1) JPH04299617A (ja)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7313170B2 (en) 2002-06-25 2007-12-25 Mitsubishi Denki Kabushiki Kaisha Spread spectrum receiver

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH04207716A (ja) * 1990-11-30 1992-07-29 Casio Comput Co Ltd Ａ／ｄ変換装置

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH04207716A (ja) * 1990-11-30 1992-07-29 Casio Comput Co Ltd Ａ／ｄ変換装置

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7313170B2 (en) 2002-06-25 2007-12-25 Mitsubishi Denki Kabushiki Kaisha Spread spectrum receiver

Similar Documents

Publication Publication Date Title
US5004933A (en) Phase-selectable flip-flop
CA2258760C (en) Digital waveform generation using table look-up of simulated delta-sigma conversion data
WO2000049713A1 (en) Digital pulse width modulator
JPS63318811A (ja) ディジタルフィルタ装置
JPS626536A (ja) 信号変換装置
JPS6378610A (ja) ２逓倍クロツク発生回路
US4558457A (en) Counter circuit having improved output response
JPH02202217A (ja) クロックデューティ自動調整回路
JP2545010B2 (ja) ゲ―ト装置
KR960003372Y1 (ko) 디지탈 신호지연장치
JPH05102796A (ja) 遅延器
JPH05243924A (ja) デューティ変換回路
JPH04355528A (ja) 同期形信号制御回路
KR920011268A (ko) 화상압축처리장치
JPH05227029A (ja) 位相制御装置
JPH01269121A (ja) サンプリング信号発生器
JPH1174784A (ja) クロック位相同期回路
JPH0685888A (ja) 擾乱付加信号発生回路
JPS61283231A (ja) ル−プ制御回路
JPH022733A (ja) ディジタル−アナログ変換装置
JPS60214633A (ja) パルス幅変換回路
JPH02210908A (ja) 位相調整回路
JPH0897686A (ja) 半導体集積回路
JPS62277816A (ja) 符号化回路
JPS63241632A (ja) デジタル速度変換器

Legal Events

Date Code Title Description
A02 Decision of refusal

Free format text: JAPANESE INTERMEDIATE CODE: A02

Effective date: 19990727