JPH0430179B2 - - Google Patents
Info
- Publication number
- JPH0430179B2 JPH0430179B2 JP58066204A JP6620483A JPH0430179B2 JP H0430179 B2 JPH0430179 B2 JP H0430179B2 JP 58066204 A JP58066204 A JP 58066204A JP 6620483 A JP6620483 A JP 6620483A JP H0430179 B2 JPH0430179 B2 JP H0430179B2
- Authority
- JP
- Japan
- Prior art keywords
- layer
- silicon substrate
- silicon
- substrate
- oxide
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W10/00—Isolation regions in semiconductor bodies between components of integrated devices
- H10W10/01—Manufacture or treatment
- H10W10/011—Manufacture or treatment of isolation regions comprising dielectric materials
- H10W10/012—Manufacture or treatment of isolation regions comprising dielectric materials using local oxidation of silicon [LOCOS]
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W10/00—Isolation regions in semiconductor bodies between components of integrated devices
- H10W10/10—Isolation regions comprising dielectric materials
- H10W10/13—Isolation regions comprising dielectric materials formed using local oxidation of silicon [LOCOS], e.g. sealed interface localised oxidation [SILO] or side-wall mask isolation [SWAMI]
Landscapes
- Local Oxidation Of Silicon (AREA)
- Element Separation (AREA)
Description
【発明の詳細な説明】
産業上の利用分野
本発明は半導体装置の製法、特にシリコン基体
に対する選択的熱酸化工程を伴う例えば共通の半
導体基体に形成された複数の回路素子間を電気的
に分離する酸化物絶縁層を選択的に形成する工程
を伴う半導体集積回路装置等を得る場合に適用す
る半導体装置の製法に係わる。
に対する選択的熱酸化工程を伴う例えば共通の半
導体基体に形成された複数の回路素子間を電気的
に分離する酸化物絶縁層を選択的に形成する工程
を伴う半導体集積回路装置等を得る場合に適用す
る半導体装置の製法に係わる。
背景技術とその問題点
例えば半導体集積回路において、共通のシリコ
ン基体に形成した複数の回路素子間を電気的に分
離するに、この素子間において選択的にシリコン
基体を熱酸化して厚い酸化物絶縁層を形成してそ
の電気的分離を行う方法がある。
ン基体に形成した複数の回路素子間を電気的に分
離するに、この素子間において選択的にシリコン
基体を熱酸化して厚い酸化物絶縁層を形成してそ
の電気的分離を行う方法がある。
このようにシリコン基体に対して選択的熱酸化
を行つて酸化物絶縁層を形成する場合、半導体基
体表面に酸化のマスクとなるシリコン窒化物
Si3N4膜を形成し、これに穿設した開口を通じて
半導体基体に対する選択的熱酸化を行うことが一
般的になされる。この場合、シリコン半導体基体
上に直接的にSi3N4酸化マスク層を形成すると、
このSi3N4膜中の真性応力によつてSi−Si3N4界
面に歪が生じ、これが爾後の熱処理において結晶
欠陥の発生原因となるなどの不安定性を招来す
る。
を行つて酸化物絶縁層を形成する場合、半導体基
体表面に酸化のマスクとなるシリコン窒化物
Si3N4膜を形成し、これに穿設した開口を通じて
半導体基体に対する選択的熱酸化を行うことが一
般的になされる。この場合、シリコン半導体基体
上に直接的にSi3N4酸化マスク層を形成すると、
このSi3N4膜中の真性応力によつてSi−Si3N4界
面に歪が生じ、これが爾後の熱処理において結晶
欠陥の発生原因となるなどの不安定性を招来す
る。
そこで通常このようなSi3N4膜による酸化マス
クを用いる場合、第１図に示すようにシリコン基
体１の表面に数百Å程度の薄いSiO2膜によるパ
ツド層２を形成し、これの上に酸化マスクとして
の窒化物Si3N4層３を被着し、この層３にフオト
エツチング等によつて熱酸化を施こさんとする部
分に開口４を形成する。その後、この開口４を通
じてシリコン基体１の表面を熱酸化して第２図に
示すようにシリコン基体１に選択的に酸化物層５
を形成するようにしている。ところが、このよう
に酸化のマスク効果がないSiO2パツド層２が酸
化マスクSi3N4層３下の基体１との間に介存され
るようにする場合、このSiO2層２による実質的
間隙によつて、得られた酸化物層５の周辺にはマ
スク層３の開口４の縁部下に入り込んで延在する
嘴状部いわゆるバーズビーク部６が形成され、こ
れがため酸化物層５を充分幅狭に形成し得ず、例
えば集積回路における回路素子の集積度の向上が
図り難い。
クを用いる場合、第１図に示すようにシリコン基
体１の表面に数百Å程度の薄いSiO2膜によるパ
ツド層２を形成し、これの上に酸化マスクとして
の窒化物Si3N4層３を被着し、この層３にフオト
エツチング等によつて熱酸化を施こさんとする部
分に開口４を形成する。その後、この開口４を通
じてシリコン基体１の表面を熱酸化して第２図に
示すようにシリコン基体１に選択的に酸化物層５
を形成するようにしている。ところが、このよう
に酸化のマスク効果がないSiO2パツド層２が酸
化マスクSi3N4層３下の基体１との間に介存され
るようにする場合、このSiO2層２による実質的
間隙によつて、得られた酸化物層５の周辺にはマ
スク層３の開口４の縁部下に入り込んで延在する
嘴状部いわゆるバーズビーク部６が形成され、こ
れがため酸化物層５を充分幅狭に形成し得ず、例
えば集積回路における回路素子の集積度の向上が
図り難い。
発明の目的
本発明は上述した選択的酸化を伴う半導体装置
の製法においてその選択的酸化による酸化物層の
周縁のバーズビークの発生を効果的に回避して例
えば半導体集積回路においてその集積度の向上を
図る。
の製法においてその選択的酸化による酸化物層の
周縁のバーズビークの発生を効果的に回避して例
えば半導体集積回路においてその集積度の向上を
図る。
また、本発明においては、シリコン基体表面に
形成する回路素子、例えば絶縁ゲート型電界効果
トランジスタ（MOSトランジスタ）の特性の向
上と安定化を図るものである。
形成する回路素子、例えば絶縁ゲート型電界効果
トランジスタ（MOSトランジスタ）の特性の向
上と安定化を図るものである。
発明の概要
本発明においてはシリコン基体に対する選択的
熱酸化を行うマスクとしてシリコンの窒化物例え
ばSi3N4層を形成するものであるが、特にこの窒
化物層の形成を、シリコン基体上に形成したシリ
コンを含む非晶質層を通してシリコン基体表面に
窒素原子をイオン注入することによつて形成す
る。そしてこのようにして得た窒化物層を酸化の
マスクとして熱酸化して後このマスク層の排除を
行うが、更にシリコン基体表面に残存する窒素原
子を、シリコン基体上にシリコン酸化物層SiO2
層を形成することによつてこれに吸着させてその
排除を行う。
熱酸化を行うマスクとしてシリコンの窒化物例え
ばSi3N4層を形成するものであるが、特にこの窒
化物層の形成を、シリコン基体上に形成したシリ
コンを含む非晶質層を通してシリコン基体表面に
窒素原子をイオン注入することによつて形成す
る。そしてこのようにして得た窒化物層を酸化の
マスクとして熱酸化して後このマスク層の排除を
行うが、更にシリコン基体表面に残存する窒素原
子を、シリコン基体上にシリコン酸化物層SiO2
層を形成することによつてこれに吸着させてその
排除を行う。
すなわち本発明においては、まずシリコン基体
の一主面にシリコンを含有する非晶質層を被着形
成し、この非晶質層を通じて選択的に所定のパタ
ーンにシリコン基体に対して窒素をイオン注入し
てシリコンの窒化物層を形成する。そしてこの窒
化物層をマスクとしてシリコン基体に対して熱酸
化処理を施こして所定のパターンのシリコン酸化
物層を形成し、その後この熱酸化によつて同様に
酸化された非晶質層と窒化物層を除去し、更にこ
の窒化物層を除去した基体表面に再び例えば熱酸
化によつて酸化物層を形成し、この酸化物層中に
上述したシリコン基体表面に残存する窒素原子す
なわちドナー不純物としての作用を有する窒素原
子を吸着させる。その後、この酸化物層を除去す
ることによつて窒素、すなわちドナー不純物をシ
リコン基体より排除し、爾後このシリコン基体表
面に形成する例えばMOSトランジスタにおいて
このドナー不純物の残存によるシリコン表面の電
気伝導度の制御の困難性を排除するものである。
の一主面にシリコンを含有する非晶質層を被着形
成し、この非晶質層を通じて選択的に所定のパタ
ーンにシリコン基体に対して窒素をイオン注入し
てシリコンの窒化物層を形成する。そしてこの窒
化物層をマスクとしてシリコン基体に対して熱酸
化処理を施こして所定のパターンのシリコン酸化
物層を形成し、その後この熱酸化によつて同様に
酸化された非晶質層と窒化物層を除去し、更にこ
の窒化物層を除去した基体表面に再び例えば熱酸
化によつて酸化物層を形成し、この酸化物層中に
上述したシリコン基体表面に残存する窒素原子す
なわちドナー不純物としての作用を有する窒素原
子を吸着させる。その後、この酸化物層を除去す
ることによつて窒素、すなわちドナー不純物をシ
リコン基体より排除し、爾後このシリコン基体表
面に形成する例えばMOSトランジスタにおいて
このドナー不純物の残存によるシリコン表面の電
気伝導度の制御の困難性を排除するものである。
実施例
第３図以下を参照して本発明による半導体装置
の製法の一例を詳細に説明する。まず、第３図に
示すようにシリコン基体１１、例えば100結晶面
方向に沿つて切り出された比抵抗８〜12ΩcmのＰ
型のシリコン基板１１の一主面１１ａにシリコン
を含有する非晶質層１２例えばSiO2熱酸化膜を
100Å程度の厚さに被着形成する。そしてこの非
晶質層１２上に選択的酸化を行わんとする部分例
えば半導体集積回路における回路素子間の絶縁分
離を行うべき部分にイオン注入のマスク層１３例
えばフオトレジスト層を選択的に形成する。この
選択的形成は周知の写真技術によつて形成し得
る。
の製法の一例を詳細に説明する。まず、第３図に
示すようにシリコン基体１１、例えば100結晶面
方向に沿つて切り出された比抵抗８〜12ΩcmのＰ
型のシリコン基板１１の一主面１１ａにシリコン
を含有する非晶質層１２例えばSiO2熱酸化膜を
100Å程度の厚さに被着形成する。そしてこの非
晶質層１２上に選択的酸化を行わんとする部分例
えば半導体集積回路における回路素子間の絶縁分
離を行うべき部分にイオン注入のマスク層１３例
えばフオトレジスト層を選択的に形成する。この
選択的形成は周知の写真技術によつて形成し得
る。
次に第４図に示すように、基体１１の面１１ａ
側よりフオオトレジストマスク層１３をイオン注
入のマスクとしてN2イオンを例えば20keVの打
ち込みエネルギーで1.5×1017cm-2のドース量で例
えば100軸から任意の方向に約7゜傾けた方向から
注入して基体１１の主面１１ａに窒化物層１４を
所定のパターンすなわちマスク層１３が被着され
ていない部分に形成する。この場合、非晶質層１
２中にも窒素原子がドーピングされてこれがシリ
コンオキシナイトライドとされると共に、これの
下に約400Åの厚さの窒化物層１４すなわち例え
ばSi3N4のシリコンナイトライド層が形成され
る。
側よりフオオトレジストマスク層１３をイオン注
入のマスクとしてN2イオンを例えば20keVの打
ち込みエネルギーで1.5×1017cm-2のドース量で例
えば100軸から任意の方向に約7゜傾けた方向から
注入して基体１１の主面１１ａに窒化物層１４を
所定のパターンすなわちマスク層１３が被着され
ていない部分に形成する。この場合、非晶質層１
２中にも窒素原子がドーピングされてこれがシリ
コンオキシナイトライドとされると共に、これの
下に約400Åの厚さの窒化物層１４すなわち例え
ばSi3N4のシリコンナイトライド層が形成され
る。
そしてこのイオン注入後、窒素雰囲気中で例え
ば900℃30分間のアニール処理を施こした後、約
５Kg／cm2の高圧で900℃約60分の高圧酸化を行つ
て、第５図に示すように6000Å程度の酸化物
SiO2層１５を形成する。この場合のアニール処
理及び酸化物層１５の形成のための選択的酸化処
理は、両者を含めて800℃〜1100℃において少く
とも60分以上行うことによつて、シリコン基体１
１中に導入された窒素原子の多くが窒化物層１４
の形成のために、この層１４中へと、すなわち基
体表面へと移動させて、シリコン基体１１中に残
留する窒素原子の数の減少化を図る。この酸化物
層１５を形成する酸化処理によつて、非晶質層１
２及び窒化物層１４の一部は酸化されてシリコン
オキサイド膜に変化しており、結局約200Åのシ
リコンオキサイド膜と約300Åのシリコンナイト
ライド膜からの２層構造となる。
ば900℃30分間のアニール処理を施こした後、約
５Kg／cm2の高圧で900℃約60分の高圧酸化を行つ
て、第５図に示すように6000Å程度の酸化物
SiO2層１５を形成する。この場合のアニール処
理及び酸化物層１５の形成のための選択的酸化処
理は、両者を含めて800℃〜1100℃において少く
とも60分以上行うことによつて、シリコン基体１
１中に導入された窒素原子の多くが窒化物層１４
の形成のために、この層１４中へと、すなわち基
体表面へと移動させて、シリコン基体１１中に残
留する窒素原子の数の減少化を図る。この酸化物
層１５を形成する酸化処理によつて、非晶質層１
２及び窒化物層１４の一部は酸化されてシリコン
オキサイド膜に変化しており、結局約200Åのシ
リコンオキサイド膜と約300Åのシリコンナイト
ライド膜からの２層構造となる。
これらを第６図に示すように適当なエツチング
液或いはエツチングガスを用いてエツチング除去
する。
液或いはエツチングガスを用いてエツチング除去
する。
そしてその後第７図に示すように、850℃以下
の例えば800℃程度、約５Kg／cm2の高圧下で少な
くとも50Å以上望ましくは200Å以上、例えば500
Åの熱酸化を行つて酸化物層１６を形成する。
の例えば800℃程度、約５Kg／cm2の高圧下で少な
くとも50Å以上望ましくは200Å以上、例えば500
Åの熱酸化を行つて酸化物層１６を形成する。
その後、第８図に示すようにこの酸化物層１６
をエツチング除去する。このようにして熱酸化物
層１６が除去された半導体シリコン基体１１の表
面には窒素原子がドナー化して生ずるＮ型キヤリ
アは全く残つていないことが確められた。この確
認は、このシリコン基体表面にMOSキヤパシタ
を形成し、そのしきい値電圧Vthが窒素イオンの
注入を行わなかつたものと同等であることから確
認した。この窒素原子の排除は、酸化物層１６中
に、窒素原子が採り入れられ、その後の酸化物層
１６の除去によつてこれが排除されることによ
る。
をエツチング除去する。このようにして熱酸化物
層１６が除去された半導体シリコン基体１１の表
面には窒素原子がドナー化して生ずるＮ型キヤリ
アは全く残つていないことが確められた。この確
認は、このシリコン基体表面にMOSキヤパシタ
を形成し、そのしきい値電圧Vthが窒素イオンの
注入を行わなかつたものと同等であることから確
認した。この窒素原子の排除は、酸化物層１６中
に、窒素原子が採り入れられ、その後の酸化物層
１６の除去によつてこれが排除されることによ
る。
窒素原子のイオン注入に当つて熱酸化膜による
非晶質層を通さないでイオン注入し、アニール処
理を900℃〜1200℃で約30分間行つて窒化物層１
４を形成する場合には約５×1017cm-3の濃度のＮ
型キヤリアが0.2μｍの深さまで存在する。
非晶質層を通さないでイオン注入し、アニール処
理を900℃〜1200℃で約30分間行つて窒化物層１
４を形成する場合には約５×1017cm-3の濃度のＮ
型キヤリアが0.2μｍの深さまで存在する。
また窒素イオンの注入前すなわち窒化物層１４
の形成前に形成する非晶質層１２としての熱酸化
膜は、基体１１が単結晶であることから生じるイ
オン注入初期のチヤンネリング効果を防ぐ目的を
もつて被着されるものであり、この層１２は、上
述した20keVのN2イオン注入を行う場合は、30
〜200Åの範囲の厚さに選ぶことができる。また、
この非晶質層１２としては、熱酸化SiO2膜に限
らず例えば多結晶シリコン層或いはシリコンナイ
トライド膜等によつて形成することもできる。こ
の非晶質層１２の厚さはN2イオンの射影飛程距
離より小さく選ばれるものであり、N2イオンが
シリコン基体１１中に充分深く注入されてシリコ
ンナイトライドすなわち窒化物層１４を形成する
ことができるようにその材料及び厚さが選定され
る。
の形成前に形成する非晶質層１２としての熱酸化
膜は、基体１１が単結晶であることから生じるイ
オン注入初期のチヤンネリング効果を防ぐ目的を
もつて被着されるものであり、この層１２は、上
述した20keVのN2イオン注入を行う場合は、30
〜200Åの範囲の厚さに選ぶことができる。また、
この非晶質層１２としては、熱酸化SiO2膜に限
らず例えば多結晶シリコン層或いはシリコンナイ
トライド膜等によつて形成することもできる。こ
の非晶質層１２の厚さはN2イオンの射影飛程距
離より小さく選ばれるものであり、N2イオンが
シリコン基体１１中に充分深く注入されてシリコ
ンナイトライドすなわち窒化物層１４を形成する
ことができるようにその材料及び厚さが選定され
る。
発明の効果
上述した本発明製法によれば、選択的酸化を行
うための耐酸化マスク層としての窒化物層１４の
形成を、特にシリコン基体への窒素原子のイオン
注入によつて行うようにしたので窒化物層１４と
窒素を全く含まない基本領域との間は窒素濃度が
所要の分布をもつて減少する態様をとるためにパ
ツド層の介在をとらずとも歪の発生は小さい。ま
たこのように注入法をとるが故に、例えば化学的
気相成長法、或いは熱窒化法等によつて窒化物層
を形成する場合のように、この窒化物層とシリコ
ン基体表面との間にシリコンの酸化物層が形成さ
れるを回避できる。そして、このようなSiO2膜
の介存が回避されたことによつて本発明製法にお
いては冒頭に述べたバーズビークの発生が回避さ
れる。
うための耐酸化マスク層としての窒化物層１４の
形成を、特にシリコン基体への窒素原子のイオン
注入によつて行うようにしたので窒化物層１４と
窒素を全く含まない基本領域との間は窒素濃度が
所要の分布をもつて減少する態様をとるためにパ
ツド層の介在をとらずとも歪の発生は小さい。ま
たこのように注入法をとるが故に、例えば化学的
気相成長法、或いは熱窒化法等によつて窒化物層
を形成する場合のように、この窒化物層とシリコ
ン基体表面との間にシリコンの酸化物層が形成さ
れるを回避できる。そして、このようなSiO2膜
の介存が回避されたことによつて本発明製法にお
いては冒頭に述べたバーズビークの発生が回避さ
れる。
また、このイオン注入法によつて窒化物層を形
成したためにこの窒化物層１４中には全く酸素が
含まれることがなく、これが耐酸化性に優れ、選
択的酸化のマスクとしての優れたマスク層を形成
することができる。また、フオトレジスト層等の
マスク層１３を用いることによつて窒化物層１４
は任意のパターンに、従つて酸化物層１５を任意
のパターンに形成することができるなどの利点を
有する。一方このように窒化物層をシリコン基体
中に形成するにも拘わらず、この基体中に拡散す
る窒素原子は、酸化物層１６中に吸着させること
によつてこれを排除したので、最終的に基体１１
の表面より窒素原子によるドナーを確実に排除す
ることができ、これによつてシリコン基体表面の
電気的特性を安定化させることができ、これに形
成するMOSトランジスタ等の回路素子の特性の
安定化がはかられる。
成したためにこの窒化物層１４中には全く酸素が
含まれることがなく、これが耐酸化性に優れ、選
択的酸化のマスクとしての優れたマスク層を形成
することができる。また、フオトレジスト層等の
マスク層１３を用いることによつて窒化物層１４
は任意のパターンに、従つて酸化物層１５を任意
のパターンに形成することができるなどの利点を
有する。一方このように窒化物層をシリコン基体
中に形成するにも拘わらず、この基体中に拡散す
る窒素原子は、酸化物層１６中に吸着させること
によつてこれを排除したので、最終的に基体１１
の表面より窒素原子によるドナーを確実に排除す
ることができ、これによつてシリコン基体表面の
電気的特性を安定化させることができ、これに形
成するMOSトランジスタ等の回路素子の特性の
安定化がはかられる。
第１図及び第２図は従来の半導体装置の製法の
説明に供する各工程の略線的断面図、第３図ない
し第８図は本発明による半導体装置の製法の一例
の各工程における略線的拡大断面図である。 １１はシリコン基体、１２は非晶質層、１４は
窒化物層、１５は酸化物層、１６は酸化物層であ
る。
説明に供する各工程の略線的断面図、第３図ない
し第８図は本発明による半導体装置の製法の一例
の各工程における略線的拡大断面図である。 １１はシリコン基体、１２は非晶質層、１４は
窒化物層、１５は酸化物層、１６は酸化物層であ
る。
Claims (1)
- １ シリコン基体の一主面にシリコンを含有する
非晶質層を形成する工程と、上記シリコン基体に
窒素をイオン注入し上記非晶質層下に所定パター
ンの窒化物層を形成する工程と、上記シリコン基
体の主面を熱酸化する工程と、これにより酸化さ
れた上記非晶質層及び窒化物層を除去する工程
と、上記窒化物層を除去した基体表面に酸化物層
を形成する工程と、該酸化物層を除去する工程と
を有する半導体装置の製法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58066204A JPS59191350A (ja) | 1983-04-14 | 1983-04-14 | 半導体装置の製法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58066204A JPS59191350A (ja) | 1983-04-14 | 1983-04-14 | 半導体装置の製法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS59191350A JPS59191350A (ja) | 1984-10-30 |
| JPH0430179B2 true JPH0430179B2 (ja) | 1992-05-21 |
Family
ID=13309071
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58066204A Granted JPS59191350A (ja) | 1983-04-14 | 1983-04-14 | 半導体装置の製法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59191350A (ja) |
-
1983
- 1983-04-14 JP JP58066204A patent/JPS59191350A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS59191350A (ja) | 1984-10-30 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP2558931B2 (ja) | 半導体装置およびその製造方法 | |
| JP2682529B2 (ja) | 半導体素子の素子分離絶縁膜形成方法 | |
| KR20010050077A (ko) | 실리콘-게르마늄 트랜지스터 및 관련 방법 | |
| JPS63244776A (ja) | 絶縁ゲ−ト型電界効果トランジスタの製造方法 | |
| JPS61145868A (ja) | 半導体装置の製造方法 | |
| JPH0794503A (ja) | シリコン基板の酸化方法 | |
| JP3628362B2 (ja) | 半導体装置の隔離構造の製造方法 | |
| JPH0291973A (ja) | 半導体装置の製造方法 | |
| JP3061025B2 (ja) | 半導体装置の製造方法 | |
| JPH01295438A (ja) | 半導体装置の製造方法 | |
| JP2707901B2 (ja) | 半導体装置の製造方法 | |
| KR100312656B1 (ko) | 비씨-에스오아이 소자의 제조방법 | |
| JPH097967A (ja) | 半導体装置の製造方法 | |
| JPS59191350A (ja) | 半導体装置の製法 | |
| JPH0590254A (ja) | 半導体装置の製造方法 | |
| KR960006434B1 (ko) | 트렌치 아이솔레이션 방법 | |
| JPH11354650A (ja) | 半導体装置およびその製造方法 | |
| JP3446378B2 (ja) | 絶縁ゲート型電界効果トランジスタの製造方法 | |
| JP2926817B2 (ja) | 半導体装置の製造方法 | |
| JPH0628281B2 (ja) | 半導体装置の製造方法 | |
| JP2720592B2 (ja) | 半導体装置の製造方法 | |
| JP2722829B2 (ja) | 半導体装置の製造方法 | |
| JPS62248236A (ja) | 半導体装置の製造方法 | |
| JPS60127741A (ja) | 半導体装置の製法 | |
| JPH036844A (ja) | 半導体収積回路の製造方法 |