JPH0590254A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH0590254A JPH0590254A JP24981091A JP24981091A JPH0590254A JP H0590254 A JPH0590254 A JP H0590254A JP 24981091 A JP24981091 A JP 24981091A JP 24981091 A JP24981091 A JP 24981091A JP H0590254 A JPH0590254 A JP H0590254A
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- oxide film
- thermal oxide
- silicon substrate
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Abstract
(57)【要約】
【目的】本発明は、製造工程数の増大を招くこと無く、
半導体基板上や半導体膜上に膜厚の異なる熱酸化膜を形
成できる工程を有する半導体装置の製造方法を提供する
ことを目的とする。 【構成】セル領域Ａのシリコン基板１上に窒化防止膜９
を形成する工程と、アンモニア雰囲気中で周辺回路領域
Ｂのシリコン基板１の表面を窒化する工程と、窒化防止
膜９を除去する工程と、熱処理によりセル領域Ａ及び周
辺回路領域Ｂのシリコン基板１上に熱酸化膜１２ａ，１
２ｂを形成する工程とを備えていることを特徴とする半
導体装置の製造方法。
半導体基板上や半導体膜上に膜厚の異なる熱酸化膜を形
成できる工程を有する半導体装置の製造方法を提供する
ことを目的とする。 【構成】セル領域Ａのシリコン基板１上に窒化防止膜９
を形成する工程と、アンモニア雰囲気中で周辺回路領域
Ｂのシリコン基板１の表面を窒化する工程と、窒化防止
膜９を除去する工程と、熱処理によりセル領域Ａ及び周
辺回路領域Ｂのシリコン基板１上に熱酸化膜１２ａ，１
２ｂを形成する工程とを備えていることを特徴とする半
導体装置の製造方法。
Description
【０００１】
【産業上の利用分野】本発明は、膜厚の異なる熱酸化膜
を形成する工程を有する半導体装置の製造方法に関す
る。
を形成する工程を有する半導体装置の製造方法に関す
る。
【０００２】
【従来の技術】半導体装置の製造において、信頼性や性
能の向上の目的のために、半導体基板や半導体膜の異な
る領域に厚さの異なる熱酸化膜を形成したい場合があ
る。例えば、ＤＲＡＭの場合、情報を記憶するセル領域
のＭＯＳトランジスタのゲ−ト酸化膜を、情報を処理す
る周辺回路のＭＯＳトランジスタのそれより厚くした
い。何故なら、セル領域はＤＲＡＭを構成するＭＯＳト
ランジスタで多く占められているので、信頼性の点か
ら、ゲ−ト酸化膜は厚いほうが良く、一方、周辺回路は
ＭＯＳトランジスタの数が多くないので、信頼性確保の
ためにゲ−ト酸化膜を厚くする必要がなく、むしろ性能
の点、即ち、処理速度の高速化のためにゲ−ト酸化膜は
薄いほうが良い。
能の向上の目的のために、半導体基板や半導体膜の異な
る領域に厚さの異なる熱酸化膜を形成したい場合があ
る。例えば、ＤＲＡＭの場合、情報を記憶するセル領域
のＭＯＳトランジスタのゲ−ト酸化膜を、情報を処理す
る周辺回路のＭＯＳトランジスタのそれより厚くした
い。何故なら、セル領域はＤＲＡＭを構成するＭＯＳト
ランジスタで多く占められているので、信頼性の点か
ら、ゲ−ト酸化膜は厚いほうが良く、一方、周辺回路は
ＭＯＳトランジスタの数が多くないので、信頼性確保の
ためにゲ−ト酸化膜を厚くする必要がなく、むしろ性能
の点、即ち、処理速度の高速化のためにゲ−ト酸化膜は
薄いほうが良い。
【０００３】しかしながら、実際には、セル領域と周辺
回路とでゲ−ト酸化膜の膜厚を変えることはあまり行わ
れていない。即ち、ゲ−ト絶縁膜の膜厚をセル領域のＭ
ＯＳトランジスタに合わせて信頼性を確保し、性能を犠
牲にする場合が多かった。何故なら、不純物濃度の差が
小さいチャネル領域に膜厚の異なるゲ−ト絶縁膜を同一
の熱酸化工程で形成するのが困難であるため、各膜厚毎
に熱酸化工程を行なってゲ−ト酸化膜を形成しなければ
ならず、製造工程数の増大を引き起こすからである。Ｄ
ＲＡＭの高集積化のために、今後、ＤＲＡＭの製造工程
数は増加することが予想され、これに伴いコストも上昇
するので、工程数増加の抑制の観点から上記熱酸化工程
による工程数の増大は受け入れ難いことである。
回路とでゲ−ト酸化膜の膜厚を変えることはあまり行わ
れていない。即ち、ゲ−ト絶縁膜の膜厚をセル領域のＭ
ＯＳトランジスタに合わせて信頼性を確保し、性能を犠
牲にする場合が多かった。何故なら、不純物濃度の差が
小さいチャネル領域に膜厚の異なるゲ−ト絶縁膜を同一
の熱酸化工程で形成するのが困難であるため、各膜厚毎
に熱酸化工程を行なってゲ−ト酸化膜を形成しなければ
ならず、製造工程数の増大を引き起こすからである。Ｄ
ＲＡＭの高集積化のために、今後、ＤＲＡＭの製造工程
数は増加することが予想され、これに伴いコストも上昇
するので、工程数増加の抑制の観点から上記熱酸化工程
による工程数の増大は受け入れ難いことである。
【０００４】
【発明が解決しようとする課題】上述の如く、ＤＲＡＭ
のセル領域のゲ−ト酸化膜の膜厚と周辺回路のそれとは
異なるほうが望ましいが、プロセス上、セル領域のゲ−
ト酸化膜の膜厚に合わせてＤＲＡＭを形成していたの
で、処理速度等の性能が犠牲になるという問題があっ
た。
のセル領域のゲ−ト酸化膜の膜厚と周辺回路のそれとは
異なるほうが望ましいが、プロセス上、セル領域のゲ−
ト酸化膜の膜厚に合わせてＤＲＡＭを形成していたの
で、処理速度等の性能が犠牲になるという問題があっ
た。
【０００５】本発明は、上記事情を考慮してなされたも
ので、その目的とするところは、製造工程数の増大を招
くこと無く、半導体基板上や半導体膜上に膜厚の異なる
熱酸化膜を形成できる工程を有する半導体装置の製造方
法を提供することにある。
ので、その目的とするところは、製造工程数の増大を招
くこと無く、半導体基板上や半導体膜上に膜厚の異なる
熱酸化膜を形成できる工程を有する半導体装置の製造方
法を提供することにある。
【０００６】
【課題を解決するための手段】本発明の骨子は、熱酸化
膜の成膜速度を制御し、同一の熱酸化工程で膜厚の異な
る熱酸化膜を形成することにある。
膜の成膜速度を制御し、同一の熱酸化工程で膜厚の異な
る熱酸化膜を形成することにある。
【０００７】即ち、上記の目的を達成するために、本発
明の半導体装置の製造方法は、半導体基板の所望の表面
上を選択的に窒化する工程と、熱処理により前記半導体
基板上に膜厚の異なる熱酸化膜を形成する工程とを備え
ていることを特徴とする。
明の半導体装置の製造方法は、半導体基板の所望の表面
上を選択的に窒化する工程と、熱処理により前記半導体
基板上に膜厚の異なる熱酸化膜を形成する工程とを備え
ていることを特徴とする。
【０００８】また、本発明の他の半導体装置の製造方法
は、半導体基板表面又はその上の所望の領域に選択的に
イオンを注入する工程と、熱処理により前記半導体基板
上に膜厚の異なる熱酸化膜を形成する工程とを備えてい
ることを特徴とする。
は、半導体基板表面又はその上の所望の領域に選択的に
イオンを注入する工程と、熱処理により前記半導体基板
上に膜厚の異なる熱酸化膜を形成する工程とを備えてい
ることを特徴とする。
【０００９】
【作用】本発明の半導体装置の製造方法では、例えば、
窒化防止膜を設けることで半導体基板又は半導体膜の所
望の表面を窒化している。本発明者等は、窒化が施され
た場合、熱酸化の初期の段階ではほとんど熱酸化膜が形
成されないことを見出した。一方、窒化が施されていな
い場合には、熱酸化の開始から単調に熱酸化膜が形成さ
れる。したがって、窒化が施された部分と施されていな
い部分とを同時に熱酸化をすれば、窒化が施された部分
の熱酸化膜の膜厚の方が厚くなり、一回の熱酸化で異な
る膜厚の熱酸化膜を形成することができる。
窒化防止膜を設けることで半導体基板又は半導体膜の所
望の表面を窒化している。本発明者等は、窒化が施され
た場合、熱酸化の初期の段階ではほとんど熱酸化膜が形
成されないことを見出した。一方、窒化が施されていな
い場合には、熱酸化の開始から単調に熱酸化膜が形成さ
れる。したがって、窒化が施された部分と施されていな
い部分とを同時に熱酸化をすれば、窒化が施された部分
の熱酸化膜の膜厚の方が厚くなり、一回の熱酸化で異な
る膜厚の熱酸化膜を形成することができる。
【００１０】本発明の他の半導体装置の製造方法では、
例えば、イオン注入防止膜を設けることで半導体基板又
は半導体膜の所望の領域にイオンを注入している。イオ
ンが注入された部分には点欠陥が形成され、この点欠陥
の一部は熱処理の際に表面まで拡散し、イオンが注入さ
れた部分の酸化速度はイオンが注入されていない部分の
それより速くなる。したがって、イオンが注入された部
分と注入されていない部分とを同時に熱酸化すれば、イ
オンが注入された部分の熱酸化膜の膜厚の方が厚くな
り、一回の熱酸化で異なる膜厚の熱酸化膜を形成するこ
とができる。なお、本発明で、半導体基板とは、その表
面上に半導体膜が設けられたものも含んでいる。
例えば、イオン注入防止膜を設けることで半導体基板又
は半導体膜の所望の領域にイオンを注入している。イオ
ンが注入された部分には点欠陥が形成され、この点欠陥
の一部は熱処理の際に表面まで拡散し、イオンが注入さ
れた部分の酸化速度はイオンが注入されていない部分の
それより速くなる。したがって、イオンが注入された部
分と注入されていない部分とを同時に熱酸化すれば、イ
オンが注入された部分の熱酸化膜の膜厚の方が厚くな
り、一回の熱酸化で異なる膜厚の熱酸化膜を形成するこ
とができる。なお、本発明で、半導体基板とは、その表
面上に半導体膜が設けられたものも含んでいる。
【００１１】
【実施例】以下、図面を参照しながら実施例を説明す
る。図１〜図７は本発明の一実施例に係るＣＭＯＳ集積
回路の製造工程断面図である。
る。図１〜図７は本発明の一実施例に係るＣＭＯＳ集積
回路の製造工程断面図である。
【００１２】先ず、図１に示す如く、比抵抗が１０Ω・
ｃｍで表面が（１００）面のｐ型のシリコン基板１に、
ｐウェル２及びｎウェル３を周知の方法を用いて形成
し、次いで素子形成領域（セル領域Ａ，周辺回路領域
Ｂ）をシリコン酸化膜４で区分する。次いでセル領域Ａ
のｐウェル２に溝を開口し、トレンチキャパシタを形成
する。即ち、この溝の底部，側壁部にｎ- 層５，キャパ
シタ絶縁膜６を順次形成した後、この溝を導電性材料で
埋め、この導電性材料を電極形状にパタ−ニングしてキ
ャパシタ電極７を形成する。
ｃｍで表面が（１００）面のｐ型のシリコン基板１に、
ｐウェル２及びｎウェル３を周知の方法を用いて形成
し、次いで素子形成領域（セル領域Ａ，周辺回路領域
Ｂ）をシリコン酸化膜４で区分する。次いでセル領域Ａ
のｐウェル２に溝を開口し、トレンチキャパシタを形成
する。即ち、この溝の底部，側壁部にｎ- 層５，キャパ
シタ絶縁膜６を順次形成した後、この溝を導電性材料で
埋め、この導電性材料を電極形状にパタ−ニングしてキ
ャパシタ電極７を形成する。
【００１３】次に図２に示す如く、シリコン基板１の露
出面に厚さ１５ｎｍの熱酸化膜８を形成する。次いで後
工程の窒化工程でセル領域Ａのシリコン基板１の表面が
窒化されるのを防止するために、窒化防止膜として厚さ
５０ｎｍのシリコン窒化膜（Ｓｉ3 Ｎ4 ）９を全面に形
成する。このシリコン窒化膜９は、例えば、原料ガスと
してジクロルシラン（ＳｉＨ2 Ｃｌ2 ）とアンモニア
（ＮＨ3 ）とを用いたＬＰＣＶＤ法により形成できる。
次いでシリコン窒化膜９上にフォトレジスト１０を塗布
した後、フォトリソグラフィ工程，フォトエッチング工
程によりフォトレジスト１０を加工し、セル領域Ａのみ
にフォトレジスト１０を残す。
出面に厚さ１５ｎｍの熱酸化膜８を形成する。次いで後
工程の窒化工程でセル領域Ａのシリコン基板１の表面が
窒化されるのを防止するために、窒化防止膜として厚さ
５０ｎｍのシリコン窒化膜（Ｓｉ3 Ｎ4 ）９を全面に形
成する。このシリコン窒化膜９は、例えば、原料ガスと
してジクロルシラン（ＳｉＨ2 Ｃｌ2 ）とアンモニア
（ＮＨ3 ）とを用いたＬＰＣＶＤ法により形成できる。
次いでシリコン窒化膜９上にフォトレジスト１０を塗布
した後、フォトリソグラフィ工程，フォトエッチング工
程によりフォトレジスト１０を加工し、セル領域Ａのみ
にフォトレジスト１０を残す。
【００１４】次に図３に示す如く、残ったフォトレジス
ト１０をマスクとし、加熱されたリン酸溶液を用いたウ
エットエッチングにより、周辺回路領域Ｂのシリコン窒
化膜９を選択的にエッチング除去する。次いでフォトレ
ジスト１０を除去した後、例えば、９００℃，１気圧の
アンモニア雰囲気にシリコン基板１を１分間晒すことに
より、熱酸化膜８を介して周辺回路領域Ｂのシリコン基
板１の表面１１を選択的に窒化する。
ト１０をマスクとし、加熱されたリン酸溶液を用いたウ
エットエッチングにより、周辺回路領域Ｂのシリコン窒
化膜９を選択的にエッチング除去する。次いでフォトレ
ジスト１０を除去した後、例えば、９００℃，１気圧の
アンモニア雰囲気にシリコン基板１を１分間晒すことに
より、熱酸化膜８を介して周辺回路領域Ｂのシリコン基
板１の表面１１を選択的に窒化する。
【００１５】次に図４に示す如く、セル領域Ａのシリコ
ン窒化膜９を加熱されたリン酸溶液を用いてエッチング
除去し、引き続き、希釈弗酸溶液を用いて熱酸化膜８を
エッチング除去する。
ン窒化膜９を加熱されたリン酸溶液を用いてエッチング
除去し、引き続き、希釈弗酸溶液を用いて熱酸化膜８を
エッチング除去する。
【００１６】次に図５に示す如く、９５０℃，水素と酸
素との流量比が１：１０のガス雰囲気中で１０分間の酸
化を行ない、熱酸化膜１２ａ，１２ｂを形成する。この
とき、セル領域Ａ上の熱酸化膜１２ａの膜厚は１５ｎｍ
で、周辺回路領域Ｂ上の熱酸化膜１２ｂの膜厚は８ｎｍ
であった。即ち、一回の熱酸化で異なる領域上に膜厚の
異なる熱酸化膜を形成できた。
素との流量比が１：１０のガス雰囲気中で１０分間の酸
化を行ない、熱酸化膜１２ａ，１２ｂを形成する。この
とき、セル領域Ａ上の熱酸化膜１２ａの膜厚は１５ｎｍ
で、周辺回路領域Ｂ上の熱酸化膜１２ｂの膜厚は８ｎｍ
であった。即ち、一回の熱酸化で異なる領域上に膜厚の
異なる熱酸化膜を形成できた。
【００１７】この工程で膜厚の異なる熱酸化膜が形成さ
れたのは、酸化が始まるまでの時間がシリコン窒化膜の
方がシリコン膜より長いからである。したがって、基板
表面１１が窒化されシリコン窒化膜が形成された周辺回
路領域Ｂ上では、熱酸化膜１２ｂ膜の成膜開始時間が遅
れるため、セル領域Ａ及び周辺回路領域Ｂのシリコン基
板１の表面に対して同じ時間だけ酸化を行なえば、周辺
回路領域Ｂにおける熱酸化膜１２ｂ膜の膜厚は、セル領
域Ａ上の熱酸化膜１２ａのそれより小さくなる。
れたのは、酸化が始まるまでの時間がシリコン窒化膜の
方がシリコン膜より長いからである。したがって、基板
表面１１が窒化されシリコン窒化膜が形成された周辺回
路領域Ｂ上では、熱酸化膜１２ｂ膜の成膜開始時間が遅
れるため、セル領域Ａ及び周辺回路領域Ｂのシリコン基
板１の表面に対して同じ時間だけ酸化を行なえば、周辺
回路領域Ｂにおける熱酸化膜１２ｂ膜の膜厚は、セル領
域Ａ上の熱酸化膜１２ａのそれより小さくなる。
【００１８】図８はシリコン基板表面の窒化の有無によ
る熱酸化膜の成膜過程の違いを示す特性図である。図８
（ａ）は表面が窒化されていないシリコン基板をウエッ
ト酸化した場合の酸化時間と酸化膜厚との関係を示す特
性図であり、Ｈ2 ／Ｏ2 流量比が０．５，０．２２，
０．１１の３つの場合について示してある。図８（ｂ）
はシリコン基板の表面に厚さ１４ｎｍの熱酸化膜を形成
した後、１０００℃，１分間のアンモニア雰囲気で熱処
理して熱酸化膜を通してシリコン基板表面を窒化し、そ
の後酸化を待った場合の酸化時間と酸化膜厚との関係を
示す特性図であり、Ｈ2 ／Ｏ2 流量比が０．５，０．２
２，０．１１の３つの場合について示してある。
る熱酸化膜の成膜過程の違いを示す特性図である。図８
（ａ）は表面が窒化されていないシリコン基板をウエッ
ト酸化した場合の酸化時間と酸化膜厚との関係を示す特
性図であり、Ｈ2 ／Ｏ2 流量比が０．５，０．２２，
０．１１の３つの場合について示してある。図８（ｂ）
はシリコン基板の表面に厚さ１４ｎｍの熱酸化膜を形成
した後、１０００℃，１分間のアンモニア雰囲気で熱処
理して熱酸化膜を通してシリコン基板表面を窒化し、そ
の後酸化を待った場合の酸化時間と酸化膜厚との関係を
示す特性図であり、Ｈ2 ／Ｏ2 流量比が０．５，０．２
２，０．１１の３つの場合について示してある。
【００１９】図８（ａ）からシリコン基板の表面が窒化
されていない場合には、Ｈ2 ／Ｏ2流量比にかかわらず
酸化膜厚は酸化時間に比例し、単調に増加していること
が分かる。一方、図８（ｂ）からシリコン基板の表面を
窒化した場合には、酸化開始時間から一定期間、例え
ば、Ｈ2 ／Ｏ2 流量比が０．１１の場合には、最初の２
６．５分間はほとんど酸化が進まず、酸化膜厚がほぼ一
定となり、その後、シリコン基板の表面を窒化しない場
合と同様に酸化時間に比例して酸化膜厚が大きくなって
いることが分かる。以上の工程の後、従来と同様なＣＭ
ＯＳ集積回路の形成工程に移る。
されていない場合には、Ｈ2 ／Ｏ2流量比にかかわらず
酸化膜厚は酸化時間に比例し、単調に増加していること
が分かる。一方、図８（ｂ）からシリコン基板の表面を
窒化した場合には、酸化開始時間から一定期間、例え
ば、Ｈ2 ／Ｏ2 流量比が０．１１の場合には、最初の２
６．５分間はほとんど酸化が進まず、酸化膜厚がほぼ一
定となり、その後、シリコン基板の表面を窒化しない場
合と同様に酸化時間に比例して酸化膜厚が大きくなって
いることが分かる。以上の工程の後、従来と同様なＣＭ
ＯＳ集積回路の形成工程に移る。
【００２０】即ち、図６に示す如く、シラン（Ｓｉ
Ｈ4 ）を原料ガスに用いたＬＰＣＶＤ法により、厚さ４
００ｎｍの多結晶シリコン膜１３を全面に堆積した後、
この多結晶シリコン膜１３にＢＦ2 イオンを加速電圧４
０ｋｅＶ，ド−ズ量１×１０15ｎｍ-2の条件で注入す
る。次いでＳＯＧ膜（塗布型シリコン酸化膜）１４を多
結晶シリコン膜１３上に堆積した後、このＳＯＧ膜１４
上にフォトレジスト（不図示）を塗布し、引き続き、フ
ォトリソグラフィ工程，フォトエッチング工程を行な
い、ｐチャネル上となる領域のみにフォトレジストを残
す。この後、残ったフォトレジストをマスクに用い、反
応性イオンエッチング（ＲＩＥ）によりＳＯＧ膜１４を
エッチングする。この結果、ｐウェル２上の多結晶シリ
コン膜１３が露出する。次いでシリコン基板１をオキシ
塩化リン（ＰＯＣｌ3 ）と酸素とを含む温度が８５０℃
のガス雰囲気中で熱処理することにより、露出した多結
晶シリコン膜１３中のリン濃度をボロンのそれより高く
してｎ型の多結晶シリコン膜１３を形成すると共に、Ｓ
ＯＧ膜１４の下部の多結晶シリコン膜１３中のボロンを
活性化してｎ型の多結晶シリコン膜１３を形成する。
Ｈ4 ）を原料ガスに用いたＬＰＣＶＤ法により、厚さ４
００ｎｍの多結晶シリコン膜１３を全面に堆積した後、
この多結晶シリコン膜１３にＢＦ2 イオンを加速電圧４
０ｋｅＶ，ド−ズ量１×１０15ｎｍ-2の条件で注入す
る。次いでＳＯＧ膜（塗布型シリコン酸化膜）１４を多
結晶シリコン膜１３上に堆積した後、このＳＯＧ膜１４
上にフォトレジスト（不図示）を塗布し、引き続き、フ
ォトリソグラフィ工程，フォトエッチング工程を行な
い、ｐチャネル上となる領域のみにフォトレジストを残
す。この後、残ったフォトレジストをマスクに用い、反
応性イオンエッチング（ＲＩＥ）によりＳＯＧ膜１４を
エッチングする。この結果、ｐウェル２上の多結晶シリ
コン膜１３が露出する。次いでシリコン基板１をオキシ
塩化リン（ＰＯＣｌ3 ）と酸素とを含む温度が８５０℃
のガス雰囲気中で熱処理することにより、露出した多結
晶シリコン膜１３中のリン濃度をボロンのそれより高く
してｎ型の多結晶シリコン膜１３を形成すると共に、Ｓ
ＯＧ膜１４の下部の多結晶シリコン膜１３中のボロンを
活性化してｎ型の多結晶シリコン膜１３を形成する。
【００２１】次に図７に示す如く、弗酸溶液を用いてＳ
ＯＧ膜１４を除去した後、多結晶シリコン膜１３をゲ−
ト電極状にパタ−ニングする。次いでｎ型ソ−ス，ドレ
イン１６及びｐ型ソ−ス，ドレイン１７を形成した後、
全面に絶縁膜１５を堆積する。次いでソ−ス・ドレイン
領域上の絶縁膜１５にコンタクトホ−ルを開孔した後、
引き出し電極１８を形成する。
ＯＧ膜１４を除去した後、多結晶シリコン膜１３をゲ−
ト電極状にパタ−ニングする。次いでｎ型ソ−ス，ドレ
イン１６及びｐ型ソ−ス，ドレイン１７を形成した後、
全面に絶縁膜１５を堆積する。次いでソ−ス・ドレイン
領域上の絶縁膜１５にコンタクトホ−ルを開孔した後、
引き出し電極１８を形成する。
【００２２】以上述べたように本実施例によれば、シリ
コン基板１の表面の窒化の有無による熱酸化膜の成膜開
始時間の違いを利用することにより、一回の熱酸化工程
でセル領域Ａ，周辺回路Ｂ領域Ｂ上にそれぞれ膜厚の厚
い熱酸化膜１２ａ，膜厚の薄い熱酸化膜１２ｂ、即ち、
各ＭＯＳトランジスタに適した膜厚のゲ−ト絶縁膜を形
成でき、もって製造工程数の増大を招くこと無く、高信
頼性，高性能のＣＭＯＳ集積回路を形成できる。
コン基板１の表面の窒化の有無による熱酸化膜の成膜開
始時間の違いを利用することにより、一回の熱酸化工程
でセル領域Ａ，周辺回路Ｂ領域Ｂ上にそれぞれ膜厚の厚
い熱酸化膜１２ａ，膜厚の薄い熱酸化膜１２ｂ、即ち、
各ＭＯＳトランジスタに適した膜厚のゲ−ト絶縁膜を形
成でき、もって製造工程数の増大を招くこと無く、高信
頼性，高性能のＣＭＯＳ集積回路を形成できる。
【００２３】なお、本実施例では、アンモニアを用いた
熱窒化反応を利用してシリコン基板１の表面１１を窒化
したが、アンモニア以外の窒化剤を用いても良い。更
に、熱窒化反応の代わりに他の方法でシリコン基板１を
窒化しても良い。例えば、プラズマにより活性種を生成
し、これを窒化剤として用いるプラズマ窒化法によりシ
リコン基板１を窒化しても良い。また、本実施例では窒
化防止膜としてシリコン窒化膜（Ｓｉ3 Ｎ4 ）９を用い
たが、他の膜、例えば、多結晶シリコンからなる膜を用
いても良い。図９，図１０は本発明の他の実施例に係る
ＣＭＯＳ集積回路の製造工程断面図である。
熱窒化反応を利用してシリコン基板１の表面１１を窒化
したが、アンモニア以外の窒化剤を用いても良い。更
に、熱窒化反応の代わりに他の方法でシリコン基板１を
窒化しても良い。例えば、プラズマにより活性種を生成
し、これを窒化剤として用いるプラズマ窒化法によりシ
リコン基板１を窒化しても良い。また、本実施例では窒
化防止膜としてシリコン窒化膜（Ｓｉ3 Ｎ4 ）９を用い
たが、他の膜、例えば、多結晶シリコンからなる膜を用
いても良い。図９，図１０は本発明の他の実施例に係る
ＣＭＯＳ集積回路の製造工程断面図である。
【００２４】本実施例の製造方法が先の実施例のそれと
異なる点は、シリコン基板を窒化する代わりに、シリコ
ン基板にイオン注入することで酸化開始時間を制御した
ことにある。
異なる点は、シリコン基板を窒化する代わりに、シリコ
ン基板にイオン注入することで酸化開始時間を制御した
ことにある。
【００２５】即ち、図９に示す如く、先の実施例と同様
にトレンチキャパシタを形成した後（図１）、全面にフ
ォトレジスト１９を塗布し、これをパタ−ニングして周
辺回路領域Ｂのみに残す。次いでフォトレジスト１９を
マスクにして、加速電圧４０ｋｅＶ，ド−ズ量１×１０
16の条件で、セル領域Ａの表面が露出したシリコン基板
１にＳｉイオン２０を注入する。この結果、セル領域Ａ
のシリコン基板１中に多量の格子間原子や空格子点等の
点欠陥２２が形成される。
にトレンチキャパシタを形成した後（図１）、全面にフ
ォトレジスト１９を塗布し、これをパタ−ニングして周
辺回路領域Ｂのみに残す。次いでフォトレジスト１９を
マスクにして、加速電圧４０ｋｅＶ，ド−ズ量１×１０
16の条件で、セル領域Ａの表面が露出したシリコン基板
１にＳｉイオン２０を注入する。この結果、セル領域Ａ
のシリコン基板１中に多量の格子間原子や空格子点等の
点欠陥２２が形成される。
【００２６】次に図１０に示す如く、フォトレジスト１
９を除去した後、９５０℃，水素と酸素との流量比が
１：１０の条件でシリコン基板１を５分間熱酸化するこ
とにより、セル領域Ａ，周辺回路領域Ｂのシリコン基板
１上にそれぞれ厚さ１５ｎｍ，１０ｎｍの熱酸化膜２１
ａ，２１ｂを形成する。セル領域Ａの熱酸化膜２１ａの
膜厚が周辺回路領域Ｂの熱酸化膜２１ｂのそれより厚い
のは、上記熱酸化の工程でセル領域Ａのシリコン基板１
中の点欠陥２２が基板表面まで拡散して酸化速度が大き
くなるからである。この後、先の実施例と同様の工程に
より、ゲ−ト電極，ソ−ス・ドレイン拡散領域，引き出
し電極を形成してＣＭＯＳ集積回路が完成する。
９を除去した後、９５０℃，水素と酸素との流量比が
１：１０の条件でシリコン基板１を５分間熱酸化するこ
とにより、セル領域Ａ，周辺回路領域Ｂのシリコン基板
１上にそれぞれ厚さ１５ｎｍ，１０ｎｍの熱酸化膜２１
ａ，２１ｂを形成する。セル領域Ａの熱酸化膜２１ａの
膜厚が周辺回路領域Ｂの熱酸化膜２１ｂのそれより厚い
のは、上記熱酸化の工程でセル領域Ａのシリコン基板１
中の点欠陥２２が基板表面まで拡散して酸化速度が大き
くなるからである。この後、先の実施例と同様の工程に
より、ゲ−ト電極，ソ−ス・ドレイン拡散領域，引き出
し電極を形成してＣＭＯＳ集積回路が完成する。
【００２７】かくして本実施例では点欠陥２２の有無で
酸化開始時間を制御することで、膜厚の異なる熱酸化膜
２１ａ，２１ｂを形成できるので先の実施例と同様な効
果が得られる。
酸化開始時間を制御することで、膜厚の異なる熱酸化膜
２１ａ，２１ｂを形成できるので先の実施例と同様な効
果が得られる。
【００２８】なお、本発明は上述した実施例に限定され
るものではない。例えば、選択的な窒化やイオン注入
は、別に設けたマスクにより、窒素，シリコン等のイオ
ンを注入して行なっても良い。また、上記実施例ではシ
リコン基板の場合について説明したが、他の半導体基板
でも同様にして異なる領域に膜厚の異なる熱酸化膜を形
成できる。更にまた、本発明はＣＭＯＳ集積回路以外の
半導体装置にも適用できる。更に、半導体基板上に半導
体膜が設けられた半導体基板の場合でも同様に膜厚の異
なる熱酸化膜を同一の熱酸化工程で形成できる。その
他、本発明の要旨を逸脱しない範囲で、種々変形して実
施できる。
るものではない。例えば、選択的な窒化やイオン注入
は、別に設けたマスクにより、窒素，シリコン等のイオ
ンを注入して行なっても良い。また、上記実施例ではシ
リコン基板の場合について説明したが、他の半導体基板
でも同様にして異なる領域に膜厚の異なる熱酸化膜を形
成できる。更にまた、本発明はＣＭＯＳ集積回路以外の
半導体装置にも適用できる。更に、半導体基板上に半導
体膜が設けられた半導体基板の場合でも同様に膜厚の異
なる熱酸化膜を同一の熱酸化工程で形成できる。その
他、本発明の要旨を逸脱しない範囲で、種々変形して実
施できる。
【００２９】
【発明の効果】以上詳述したように本発明によれば、熱
酸化膜の成膜開始時間を制御することで、膜厚の異なる
熱酸化膜を同一の熱酸化工程で形成できる。したがっ
て、製造工程数の増大を招くこと無く、各素子に適切な
膜厚の熱酸化膜を形成できる。
酸化膜の成膜開始時間を制御することで、膜厚の異なる
熱酸化膜を同一の熱酸化工程で形成できる。したがっ
て、製造工程数の増大を招くこと無く、各素子に適切な
膜厚の熱酸化膜を形成できる。
【図１】本発明の一実施例に係るＣＭＯＳ集積回路の製
造工程断面図。
造工程断面図。
【図２】本発明の一実施例に係るＣＭＯＳ集積回路の製
造工程断面図。
造工程断面図。
【図３】本発明の一実施例に係るＣＭＯＳ集積回路の製
造工程断面図。
造工程断面図。
【図４】本発明の一実施例に係るＣＭＯＳ集積回路の製
造工程断面図。
造工程断面図。
【図５】本発明の一実施例に係るＣＭＯＳ集積回路の製
造工程断面図。
造工程断面図。
【図６】本発明の一実施例に係るＣＭＯＳ集積回路の製
造工程断面図。
造工程断面図。
【図７】本発明の一実施例に係るＣＭＯＳ集積回路の製
造工程断面図。
造工程断面図。
【図８】酸化時間と酸化膜との関係を示す特性図。
【図９】本発明の他の実施例に係るＣＭＯＳ集積回路の
製造工程断面図。
製造工程断面図。
【図１０】本発明の他の実施例に係るＣＭＯＳ集積回路
の製造工程断面図。
の製造工程断面図。
１…シリコン基板１、２…ｐウェル、３…ｎウェル、４
…シリコン酸化膜、５…ｎ- 層、６…キャパシタ絶縁
膜、７…キャパシタ電極、８…熱酸化膜、９…シリコン
窒化膜、１０…フォトレジスト、１１…窒化表面、１２
ａ，１２ｂ…熱酸化膜、１３…多結晶シリコン膜、１４
…ＳＯＧ膜、１５…絶縁膜、１６，１７…ソ−ス・ドレ
イン領域、１８…引き出し電極、１９…フォトレジス
ト、２０…Ｓｉイオン、２１ａ，２１ｂ…熱酸化膜、２
２…点欠陥。
…シリコン酸化膜、５…ｎ- 層、６…キャパシタ絶縁
膜、７…キャパシタ電極、８…熱酸化膜、９…シリコン
窒化膜、１０…フォトレジスト、１１…窒化表面、１２
ａ，１２ｂ…熱酸化膜、１３…多結晶シリコン膜、１４
…ＳＯＧ膜、１５…絶縁膜、１６，１７…ソ−ス・ドレ
イン領域、１８…引き出し電極、１９…フォトレジス
ト、２０…Ｓｉイオン、２１ａ，２１ｂ…熱酸化膜、２
２…点欠陥。
Claims (2)
- 【請求項１】半導体基板の所望の表面上を選択的に窒化
する工程と、 熱処理により前記半導体基板上に膜厚の異なる熱酸化膜
を形成する工程とを有することを特徴とする半導体装置
の製造方法。 - 【請求項２】半導体基板表面又はその上の所望の領域に
選択的にイオンを注入する工程と、 熱処理により前記半導体基板上に膜厚の異なる熱酸化膜
を形成する工程とを有することを特徴とする半導体装置
の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24981091A JPH0590254A (ja) | 1991-09-27 | 1991-09-27 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24981091A JPH0590254A (ja) | 1991-09-27 | 1991-09-27 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0590254A true JPH0590254A (ja) | 1993-04-09 |
Family
ID=17198546
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP24981091A Pending JPH0590254A (ja) | 1991-09-27 | 1991-09-27 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0590254A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH11121450A (ja) * | 1997-10-17 | 1999-04-30 | Samsung Electron Co Ltd | 二重酸化膜の形成方法 |
| US6294481B1 (en) | 1998-01-19 | 2001-09-25 | Kabushiki Kaisha Toshiba | Semiconductor device and method for manufacturing the same |
| JP2010268014A (ja) * | 1997-07-11 | 2010-11-25 | Applied Materials Inc | 酸化物形成方法 |
-
1991
- 1991-09-27 JP JP24981091A patent/JPH0590254A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2010268014A (ja) * | 1997-07-11 | 2010-11-25 | Applied Materials Inc | 酸化物形成方法 |
| JP2014209640A (ja) * | 1997-07-11 | 2014-11-06 | アプライド マテリアルズ インコーポレイテッドＡｐｐｌｉｅｄ Ｍａｔｅｒｉａｌｓ，Ｉｎｃｏｒｐｏｒａｔｅｄ | 酸化物形成方法 |
| JPH11121450A (ja) * | 1997-10-17 | 1999-04-30 | Samsung Electron Co Ltd | 二重酸化膜の形成方法 |
| US6294481B1 (en) | 1998-01-19 | 2001-09-25 | Kabushiki Kaisha Toshiba | Semiconductor device and method for manufacturing the same |
| US6383856B2 (en) | 1998-01-19 | 2002-05-07 | Kabushiki Kaisha Toshiba | Semiconductor device and method for manufacturing the same |
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