JPH036844A - 半導体収積回路の製造方法 - Google Patents
半導体収積回路の製造方法Info
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- JPH036844A JPH036844A JP1142533A JP14253389A JPH036844A JP H036844 A JPH036844 A JP H036844A JP 1142533 A JP1142533 A JP 1142533A JP 14253389 A JP14253389 A JP 14253389A JP H036844 A JPH036844 A JP H036844A
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Landscapes
- Element Separation (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は、高集積化に適した半導体集積回路の製造方法
に関するものである。
に関するものである。
従来の技術
ＭＸＳ型集積回路は、素子を形成するいわゆる活性領域
と、活性領域間を電気的に分離するいわゆる分離領域と
からなっている。集積回路の高集積化にともない、分離
領域の幅は微細化される傾向にあり、分離領域への空乏
層のひろがりを抑制するために分離領域の不純物濃度を
高くする必要が有る。
と、活性領域間を電気的に分離するいわゆる分離領域と
からなっている。集積回路の高集積化にともない、分離
領域の幅は微細化される傾向にあり、分離領域への空乏
層のひろがりを抑制するために分離領域の不純物濃度を
高くする必要が有る。
従来、分離領域の不純物濃度を高くするための半導体集
積回路の製造方法は以下に述べるようなものであった。
積回路の製造方法は以下に述べるようなものであった。
第３図（ａ）〜（Ｃ）は従来例の半導体集積回路の製造
方法の工程順断面図を表しており、この図面を参照して
説明する。
方法の工程順断面図を表しており、この図面を参照して
説明する。
まず、第３図（ａ）に示すように、Ｐ型半導体基板１１
の上にシリコン酸化膜１２．シリコン窒化膜１３を順次
積層して形成する。
の上にシリコン酸化膜１２．シリコン窒化膜１３を順次
積層して形成する。
次に、第３図（ｂ）に示すように、活性領域となる部分
のみをフォトレジスト膜１４で覆い、シリコン窒化膜１
３を選択的にエツチング除去し、さらにフォトレジスト
膜１４をマスクとしてボロンイオンを注入する。
のみをフォトレジスト膜１４で覆い、シリコン窒化膜１
３を選択的にエツチング除去し、さらにフォトレジスト
膜１４をマスクとしてボロンイオンを注入する。
ついで、第３図（Ｃ）に示すように、フォトレジスト膜
１４を除去した後、基板全体を酸化雰囲気中で熱処理し
てフィールド酸化膜１５を形成する。
１４を除去した後、基板全体を酸化雰囲気中で熱処理し
てフィールド酸化膜１５を形成する。
この熱処理により注入されたボロンイオンは不純物とし
て活性化され、また基板１１中に拡散して基板１１より
も高濃度のチャネルストッパ領域１６が形成される。シ
リコン窒化！１１１３に覆われた領域が活性領域１７と
なる。
て活性化され、また基板１１中に拡散して基板１１より
も高濃度のチャネルストッパ領域１６が形成される。シ
リコン窒化！１１１３に覆われた領域が活性領域１７と
なる。
この後、通常の半導体集積回路の製造方法に従ってトラ
ンジスタ等の素子を形成する。
ンジスタ等の素子を形成する。
発明が解決しようとする課題
上記のような従来例の半導体集積回路の製造方法におい
て高集積化のために分離領域すなわちフィールド酸化膜
１５の幅を小さくしようとすればチャネルストッパ領域
１６の不純物濃度を高くする必要が有るが、そうすると
フィールド酸化膜１５の形成時にチャネルストッパ領域
１６が熱拡散により横方向にも拡散し、活性領域１７に
も入りこんで、結果として活性領域１７の実効的な幅が
狭くなり素子の特性が変化する。このため、結局活性領
域１７の幅があまり小さ（できず、高集積化が困難であ
るという課題が有る。
て高集積化のために分離領域すなわちフィールド酸化膜
１５の幅を小さくしようとすればチャネルストッパ領域
１６の不純物濃度を高くする必要が有るが、そうすると
フィールド酸化膜１５の形成時にチャネルストッパ領域
１６が熱拡散により横方向にも拡散し、活性領域１７に
も入りこんで、結果として活性領域１７の実効的な幅が
狭くなり素子の特性が変化する。このため、結局活性領
域１７の幅があまり小さ（できず、高集積化が困難であ
るという課題が有る。
チャネルストッパ領域１６の横方向拡散を抑制するため
に酸化温度を低くすると、シリコン酸化膜の粘性が低下
するためフィールド酸化膜１５の端部において機械的応
力が発生し、基板１１中に結晶欠陥が生じて漏れ電流等
の発生の原因となる。
に酸化温度を低くすると、シリコン酸化膜の粘性が低下
するためフィールド酸化膜１５の端部において機械的応
力が発生し、基板１１中に結晶欠陥が生じて漏れ電流等
の発生の原因となる。
課題を解決するための手段
上記のような課題を解決するため本発明の半導体集積回
路の製造方法は、半導体基板の表面を活性領域と分離領
域とに画定し、同分離領域上にフィールド絶縁膜および
マスク薄膜を順次８ｉ層して形成する工程と、前記フィ
ールド絶縁膜の底部付近において不純物の濃度が最大と
なる加速電圧で前記活性領域および分離領域に不純物イ
オンを注入する工程および前記マスク１膜をエツチング
除去する工程とからなるものである。
路の製造方法は、半導体基板の表面を活性領域と分離領
域とに画定し、同分離領域上にフィールド絶縁膜および
マスク薄膜を順次８ｉ層して形成する工程と、前記フィ
ールド絶縁膜の底部付近において不純物の濃度が最大と
なる加速電圧で前記活性領域および分離領域に不純物イ
オンを注入する工程および前記マスク１膜をエツチング
除去する工程とからなるものである。
作用
本発明の半導体集積回路の製造方法によれば、分離領域
の不純物が活性領域に広がらないため、活性領域および
分離領域の両者ともを微細化することができる。
の不純物が活性領域に広がらないため、活性領域および
分離領域の両者ともを微細化することができる。
実施例
本発明の実施例を第１図（ａ）〜（ｄ）に示した工程断
面図を参照して説明する。
面図を参照して説明する。
まず、第１図（ａ）に示すように、Ｐ型半導体基板１の
表面上に厚さが２００〜３００ｎｍのフィールド絶縁膜
２およびフォトレジスト膜３を積層して形成し、周知の
フォトエツチング法により活性領域４の半導体基板を露
出させる。
表面上に厚さが２００〜３００ｎｍのフィールド絶縁膜
２およびフォトレジスト膜３を積層して形成し、周知の
フォトエツチング法により活性領域４の半導体基板を露
出させる。
次に、第１図（ｂ）に示すように、フィールド絶縁膜２
の底部付近で不純物分布が最大となるような加速電圧で
ボロンイオンを注入する。この時、活性領域４中にもボ
ロンイオンが深（注入される。
の底部付近で不純物分布が最大となるような加速電圧で
ボロンイオンを注入する。この時、活性領域４中にもボ
ロンイオンが深（注入される。
ついで、第１図（Ｃ）に示すように、フォトレジスト膜
３を除去した後、注入されたボロンイオンを活性化する
ための熱処理を行ない、フィールド絶縁膜２の下にはチ
ャネルストッパ領域５を、また活１１領域４の下には不
純千カ濃度分４丁が逆傾γＩのウェル領域６を同時に形
成Ｊる。
３を除去した後、注入されたボロンイオンを活性化する
ための熱処理を行ない、フィールド絶縁膜２の下にはチ
ャネルストッパ領域５を、また活１１領域４の下には不
純千カ濃度分４丁が逆傾γＩのウェル領域６を同時に形
成Ｊる。
この時点での不純物の深さ方向分布を第２図に示す。図
中示すように活性領域下の不純物分布は深い所で最大と
なっており、表面では十分低いので後の工程において調
整することが容易である。
中示すように活性領域下の不純物分布は深い所で最大と
なっており、表面では十分低いので後の工程において調
整することが容易である。
この後、通常の半導体集積回路の製造方法にしたがって
トランジスタ等の素子を形成すればよい。
トランジスタ等の素子を形成すればよい。
この半導体集積回路の製造方法によれば、チャネルスト
ッパ領域５は高温長時間の熱処理を受けないため横方向
拡散が抑制できる。また活性領域４においてはイオンが
十分深く注入されるため表面近傍の不純物濃度に与える
影響は小さい。さらに逆傾斜ウェル領域６の存在により
基板１の抵抗が下がるため相補型ＭＩＳ集積回路におい
ては、いわゆるラッチアップが抑制される。
ッパ領域５は高温長時間の熱処理を受けないため横方向
拡散が抑制できる。また活性領域４においてはイオンが
十分深く注入されるため表面近傍の不純物濃度に与える
影響は小さい。さらに逆傾斜ウェル領域６の存在により
基板１の抵抗が下がるため相補型ＭＩＳ集積回路におい
ては、いわゆるラッチアップが抑制される。
フィールド絶縁膜２の膜厚はフォトレジスト膜３の膜厚
を調整することによりイオン注入の加速電圧とは無関係
に選択できる。
を調整することによりイオン注入の加速電圧とは無関係
に選択できる。
なお、第１図の実施例ではフィールド絶縁膜２の上の膜
としてフォトレジストＩ］ｉｉ３を用いているが、これ
に限られたわけでなく、フィールド絶縁膜３に比して十
分大きなエツチング速度を有する膜であればよい。
としてフォトレジストＩ］ｉｉ３を用いているが、これ
に限られたわけでなく、フィールド絶縁膜３に比して十
分大きなエツチング速度を有する膜であればよい。
また活性化の熱処理はトランジスタ等の素子を形成する
ための熱処理と兼ねて行なっても良い。
ための熱処理と兼ねて行なっても良い。
さらに、実施例においては説明の都合上、Ｐ型半導体基
板を用いていたが、Ｎ型半導体基板についてもイオン種
や注入加速電圧の選択により同様の方法か適用できる。
板を用いていたが、Ｎ型半導体基板についてもイオン種
や注入加速電圧の選択により同様の方法か適用できる。
膜厚等についても実施例に従う必要はない。
発明の効果
本発明の半導体集積回路の製造方法によれば、素子分子
ｉ！領域下のチャネルストッパ領域の横方向拡散が抑制
できるため、活性＠域の幅を狭くすることができる。ま
た、活性領域下に逆傾斜ウェルが形成されるため、基板
の抵抗を下げることができる。
ｉ！領域下のチャネルストッパ領域の横方向拡散が抑制
できるため、活性＠域の幅を狭くすることができる。ま
た、活性領域下に逆傾斜ウェルが形成されるため、基板
の抵抗を下げることができる。
この結果として高集積の半導体集積回路を製造すること
ができる。
ができる。
第１図は本発明の半導体集積回路の製造方法の実施例を
示す断面図、第２図は本発明の半導体集積回路の製造方
法の実施例による深さ方向の不純物分布を示す図、第３
図は従来例の半導体集積回路の製造方法を示す断面図で
ある。 １・・・・・・Ｐ型半導体基板、２・・・・・・フィー
ルド絶縁板、３・・・・・・フォトレジスト膜、４・・
・・・・活性領域、５・・・・・・チャネルストッパ領
域、６・・・・・・逆傾斜ウェル領域。
示す断面図、第２図は本発明の半導体集積回路の製造方
法の実施例による深さ方向の不純物分布を示す図、第３
図は従来例の半導体集積回路の製造方法を示す断面図で
ある。 １・・・・・・Ｐ型半導体基板、２・・・・・・フィー
ルド絶縁板、３・・・・・・フォトレジスト膜、４・・
・・・・活性領域、５・・・・・・チャネルストッパ領
域、６・・・・・・逆傾斜ウェル領域。
Claims (1)
- 半導体基板の表面を活性領域と分離領域とに画定し、
同分離領域上にフィールド絶縁膜およびマスク薄膜を順
次積層して形成する工程と、前記フィールド絶縁膜の底
部付近において不純物の濃度が最大となる加速電圧で前
記活性領域および分離領域に不純物イオンを注入する工
程および前記マスク薄膜をエッチング除去する工程とか
らなることを特徴とする半導体集積回路の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1142533A JPH036844A (ja) | 1989-06-05 | 1989-06-05 | 半導体収積回路の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1142533A JPH036844A (ja) | 1989-06-05 | 1989-06-05 | 半導体収積回路の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH036844A true JPH036844A (ja) | 1991-01-14 |
Family
ID=15317568
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1142533A Pending JPH036844A (ja) | 1989-06-05 | 1989-06-05 | 半導体収積回路の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH036844A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0855906A (ja) * | 1994-07-28 | 1996-02-27 | Lg Semicon Co Ltd | 半導体素子の隔離方法 |
| US6038135A (en) * | 1995-06-30 | 2000-03-14 | Fujitsu Limited | Wiring board and semiconductor device |
-
1989
- 1989-06-05 JP JP1142533A patent/JPH036844A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0855906A (ja) * | 1994-07-28 | 1996-02-27 | Lg Semicon Co Ltd | 半導体素子の隔離方法 |
| US6038135A (en) * | 1995-06-30 | 2000-03-14 | Fujitsu Limited | Wiring board and semiconductor device |
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