JPH0430209B2 - - Google Patents
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- Publication number
- JPH0430209B2 JPH0430209B2 JP57227431A JP22743182A JPH0430209B2 JP H0430209 B2 JPH0430209 B2 JP H0430209B2 JP 57227431 A JP57227431 A JP 57227431A JP 22743182 A JP22743182 A JP 22743182A JP H0430209 B2 JPH0430209 B2 JP H0430209B2
- Authority
- JP
- Japan
- Prior art keywords
- offset voltage
- current
- integrating circuit
- analog input
- resistor
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
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Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M1/00—Analogue/digital conversion; Digital/analogue conversion
- H03M1/12—Analogue/digital converters
- H03M1/50—Analogue/digital converters with intermediate conversion to time interval
- H03M1/52—Input signal integrated with linear return to datum
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Analogue/Digital Conversion (AREA)
Description
【発明の詳細な説明】
〔発明の技術分野〕
この発明は、積分型のＡ／Ｄ（アナログ・デイ
ジタル）変換器に関する。
ジタル）変換器に関する。
従来、第１図に示すような積分型Ａ／Ｄ変換器
が知られている。このＡ／Ｄ変換器は差動増幅器
１と、その反転入力端子および出力端子間にそれ
ぞれ設けられたコンデンサ２および帰還抵抗３と
から構成された積分回路を有する。この積分回路
にはサンプリング期間にアナログ入力信号および
その中心値をシフトするためのオフセツト電圧４
とがそれぞれ抵抗５および６、そしてサンプルス
イツチ７を介して供給され、これによりコンデン
サ２に充電が行われる。このとき積分回路（差動
増幅器１）の出力端子にはアナログ入力電圧Vio
に抵抗３と５との比で決定される定数を乗じた電
圧値と、オフセツト電圧４に抵抗３と６との比で
決定される定数を乗じた電圧値の和の正負の符号
を逆にした値の電圧が発生する。
が知られている。このＡ／Ｄ変換器は差動増幅器
１と、その反転入力端子および出力端子間にそれ
ぞれ設けられたコンデンサ２および帰還抵抗３と
から構成された積分回路を有する。この積分回路
にはサンプリング期間にアナログ入力信号および
その中心値をシフトするためのオフセツト電圧４
とがそれぞれ抵抗５および６、そしてサンプルス
イツチ７を介して供給され、これによりコンデン
サ２に充電が行われる。このとき積分回路（差動
増幅器１）の出力端子にはアナログ入力電圧Vio
に抵抗３と５との比で決定される定数を乗じた電
圧値と、オフセツト電圧４に抵抗３と６との比で
決定される定数を乗じた電圧値の和の正負の符号
を逆にした値の電圧が発生する。
サンプリング期間が終了するとサンプルスイツ
チ７が開き、かわつて電流スイツチ８が閉じ、積
分回路の入力端子は定電流源９に接続される。こ
れにより、積分回路はサンプリング期間における
コンデンサ２の充電の極性方向とは逆方向に一定
の傾きで積分を開始する。
チ７が開き、かわつて電流スイツチ８が閉じ、積
分回路の入力端子は定電流源９に接続される。こ
れにより、積分回路はサンプリング期間における
コンデンサ２の充電の極性方向とは逆方向に一定
の傾きで積分を開始する。
一方、この積分開始と同時にクロツクジエネレ
ータ１０より一定周期のクロツクがカウンタ１１
に供給され、カウンタ１１がこのクロツクをカウ
ントするようになる。このカウント動作は、積分
回路の出力端に接続されたコンパレータ１２によ
り積分回路の出力が零レベルに達したことが検出
されたときに終了する。積分回路の出力が零レベ
ルに到達する時間はアナログ入力Vioの大きさに
応じて変わるので、カウンタ１１のカウント値も
アナログ入力Vioに応じて変わる。このようにし
てアナログ入力のデイジタル信号への変換が行わ
れる。
ータ１０より一定周期のクロツクがカウンタ１１
に供給され、カウンタ１１がこのクロツクをカウ
ントするようになる。このカウント動作は、積分
回路の出力端に接続されたコンパレータ１２によ
り積分回路の出力が零レベルに達したことが検出
されたときに終了する。積分回路の出力が零レベ
ルに到達する時間はアナログ入力Vioの大きさに
応じて変わるので、カウンタ１１のカウント値も
アナログ入力Vioに応じて変わる。このようにし
てアナログ入力のデイジタル信号への変換が行わ
れる。
ところでこの様な回路においては、アナログ入
力信号の中心値をシフトするためのオフセツト電
圧４と一定電流でコンデンサに電荷を積分する定
電流源９は互いに相関が無いため、アナログ入力
が零のとき、オフセツト電圧に変動が起るとサン
プル値に誤差が生じ、その結果としてデイジタル
出力が一定にならないという欠点がある。又、積
分電流の変動に対しても同様な現象を生ずる。こ
れは、微弱なアナログ入力信号の有無の検出や信
号レベルの絶対値の評価の場合、特に重要な問題
となる。
力信号の中心値をシフトするためのオフセツト電
圧４と一定電流でコンデンサに電荷を積分する定
電流源９は互いに相関が無いため、アナログ入力
が零のとき、オフセツト電圧に変動が起るとサン
プル値に誤差が生じ、その結果としてデイジタル
出力が一定にならないという欠点がある。又、積
分電流の変動に対しても同様な現象を生ずる。こ
れは、微弱なアナログ入力信号の有無の検出や信
号レベルの絶対値の評価の場合、特に重要な問題
となる。
この発明はかかる点に鑑みてなされたもので、
オフセツト電圧の変動があつても、それに影響さ
れず、常に正確にＡ／Ｄ変換動作を行うことので
きるＡ／Ｄ変換器を提供することを目的とするも
のである。
オフセツト電圧の変動があつても、それに影響さ
れず、常に正確にＡ／Ｄ変換動作を行うことので
きるＡ／Ｄ変換器を提供することを目的とするも
のである。
この発明は、従来の定電流源に代え、オフセツ
ト電圧の変化に比例した電流を流すことのできる
電流源を用いるようにしたものである。
ト電圧の変化に比例した電流を流すことのできる
電流源を用いるようにしたものである。
このような本発明によると、オフセツト電圧が
変化しサンプリング期間終了時における積分回路
の出力レベルが変化しても、オフセツト電圧の変
化に比例して電流源の電流値が変化し、それによ
つて積分の傾きが変わるので、その結果、積分開
始時点から積分回路出力が零レベルに達するまで
の時間をオフセツト電圧の変化にかかわらず常に
一定にすることができる。従つてオフセツト電圧
の変化に影響されず正しいＡ／Ｄ変換動作を達成
し得る。
変化しサンプリング期間終了時における積分回路
の出力レベルが変化しても、オフセツト電圧の変
化に比例して電流源の電流値が変化し、それによ
つて積分の傾きが変わるので、その結果、積分開
始時点から積分回路出力が零レベルに達するまで
の時間をオフセツト電圧の変化にかかわらず常に
一定にすることができる。従つてオフセツト電圧
の変化に影響されず正しいＡ／Ｄ変換動作を達成
し得る。
またこの発明によればオフセツト電圧の緩慢な
変動に対しリニアリテイを犠性にすることなくア
ナログ値のゼロの時のデジタル値は常にゼロとな
る。従つて、特に低入力時のＳ／Ｎの向上が図ら
れ、かつ、オフセツトの調整が不要な回路が実現
できる。このことは例えば音響信号のＡ／Ｄ変換
では極めて重要なことである。
変動に対しリニアリテイを犠性にすることなくア
ナログ値のゼロの時のデジタル値は常にゼロとな
る。従つて、特に低入力時のＳ／Ｎの向上が図ら
れ、かつ、オフセツトの調整が不要な回路が実現
できる。このことは例えば音響信号のＡ／Ｄ変換
では極めて重要なことである。
以下、この発明を図面を参照して詳細に説明す
る。
る。
第２図は、本発明のＡ／Ｄ変換器の一実施例を
示す図である。第１図と同一部分には同一番号を
付して説明する。本発明のＡ／Ｄ変換器が従来の
回路と相違する点はアナログ入力信号の中心値を
シフトするためのオフセツト電圧に比例する定電
流源１４を含むことである。
示す図である。第１図と同一部分には同一番号を
付して説明する。本発明のＡ／Ｄ変換器が従来の
回路と相違する点はアナログ入力信号の中心値を
シフトするためのオフセツト電圧に比例する定電
流源１４を含むことである。
第３図は、本発明の回路のサンプリング及び積
分動作波形で、横軸は時間ｔ、縦軸は積分回路の
出力で、実線３１はオフセツト電圧が正常時のも
の、点線３２はオフセツト電圧が変動時のもので
ある。第１図で説明したようにサンプリング期
間、サンプルスイツチ７は閉じており、電流スイ
ツチ８は、開いている。サンプリングが開始する
と、積分回路の出力は、第３図３１に示すように
アナログ入力電圧Viに抵抗１と３の比で決定さ
れる定数を乗じた電圧値と、オフセツト電圧に抵
抗２と３の比で決定される定数を乗じた電圧値の
和の正負の符号を逆にした値−kV0に漸近する。
積分期間が開始すると、サンプルスイツチ７は開
き、電流スイツチ８は閉じ、一定の傾きで、積分
を開始する。従つて積分回路の出力は第３図３１
のように正方向に直線的に上昇する。一方この時
同時にカウンタ１１はクロツクのカウントを開始
し、コンパレータ１２が積分回路の出力の零を検
出した時点でクロツクのカウントを終了し、その
カウント数がデイジタル出力に相当する。オフセ
ツト電圧の変動が生ずると、サンプリング期間、
積分回路の出力は第３図３２又は３３に示すよう
に変化しオフセツト電圧の変動がない場合とは異
なる値−kV0′又は−kV0″となる。しかし、本発
明によると、オフセツト電圧に比例した電流値の
電流源１４による積分によつてオフセツト電圧変
動前と同じ積分時間t1−t0で積分回路の出力は零
に到達する。
分動作波形で、横軸は時間ｔ、縦軸は積分回路の
出力で、実線３１はオフセツト電圧が正常時のも
の、点線３２はオフセツト電圧が変動時のもので
ある。第１図で説明したようにサンプリング期
間、サンプルスイツチ７は閉じており、電流スイ
ツチ８は、開いている。サンプリングが開始する
と、積分回路の出力は、第３図３１に示すように
アナログ入力電圧Viに抵抗１と３の比で決定さ
れる定数を乗じた電圧値と、オフセツト電圧に抵
抗２と３の比で決定される定数を乗じた電圧値の
和の正負の符号を逆にした値−kV0に漸近する。
積分期間が開始すると、サンプルスイツチ７は開
き、電流スイツチ８は閉じ、一定の傾きで、積分
を開始する。従つて積分回路の出力は第３図３１
のように正方向に直線的に上昇する。一方この時
同時にカウンタ１１はクロツクのカウントを開始
し、コンパレータ１２が積分回路の出力の零を検
出した時点でクロツクのカウントを終了し、その
カウント数がデイジタル出力に相当する。オフセ
ツト電圧の変動が生ずると、サンプリング期間、
積分回路の出力は第３図３２又は３３に示すよう
に変化しオフセツト電圧の変動がない場合とは異
なる値−kV0′又は−kV0″となる。しかし、本発
明によると、オフセツト電圧に比例した電流値の
電流源１４による積分によつてオフセツト電圧変
動前と同じ積分時間t1−t0で積分回路の出力は零
に到達する。
すなわち、電流源１４の電流値がオフセツト電
圧に比例するため積分期間t0〜t1における積分の
傾きが変化し、常に同一時刻t1で積分回路の出力
が零となる。従つて、アナログゼロ入力に対する
デイジタル出力は、オフセツト電圧の変動の影響
を受けないという効果がある。
圧に比例するため積分期間t0〜t1における積分の
傾きが変化し、常に同一時刻t1で積分回路の出力
が零となる。従つて、アナログゼロ入力に対する
デイジタル出力は、オフセツト電圧の変動の影響
を受けないという効果がある。
オフセツト電圧に比例する定電流源の一例を第
４図に示す。第４図において、差動増幅器２０の
反転入力端子はNPNトランジスタ１９のコレク
タ及び抵抗１３を介してオフセツト電圧４に、非
反転入力端子は、グランドに出力端子はNPNト
ランジスタ１８及び１９のエミツタからそれぞれ
抵抗１６，１７を介して、接続されている。又、
NPNトランジスタ１８及び１９のベースはグラ
ンドに接地してある。
４図に示す。第４図において、差動増幅器２０の
反転入力端子はNPNトランジスタ１９のコレク
タ及び抵抗１３を介してオフセツト電圧４に、非
反転入力端子は、グランドに出力端子はNPNト
ランジスタ１８及び１９のエミツタからそれぞれ
抵抗１６，１７を介して、接続されている。又、
NPNトランジスタ１８及び１９のベースはグラ
ンドに接地してある。
差動増幅器の反転端子は仮想ゼロ点であり、抵
抗１３には電流Ｉが流れ、トランジスタ１９のコ
レクタ電流は、それと等しい電流が流れ、もし、
抵抗１６と１７が等しければトランジスタ１８の
コレクタ電流もこれに等しくなる。抵抗１３に流
れる電流Ｉはオフセツト電圧に比例するから結
局、トランジスタ１８のコレクタ電流もオフセツ
ト電圧に比例することになる。
抗１３には電流Ｉが流れ、トランジスタ１９のコ
レクタ電流は、それと等しい電流が流れ、もし、
抵抗１６と１７が等しければトランジスタ１８の
コレクタ電流もこれに等しくなる。抵抗１３に流
れる電流Ｉはオフセツト電圧に比例するから結
局、トランジスタ１８のコレクタ電流もオフセツ
ト電圧に比例することになる。
このようにして容易にオフセツト電圧に比例し
た電流源を実施することができる。
た電流源を実施することができる。
以上のように本発明はオフセツト電圧の変動に
影響されないＡ／Ｄ変換器を提供することができ
る。
影響されないＡ／Ｄ変換器を提供することができ
る。
第１図は、従来の積分型Ａ／Ｄ変換器の構成
図、第２図は本発明のＡ／Ｄ変換器の構成図、第
３図は、本発明のＡ／Ｄ変換器によるアナログ入
力ゼロでのオフセツト電圧変化時におけるサンプ
ル−積分電圧波形、第４図は、本発明において用
いられる電流源の一例を示す図である。 １…差動増幅器、２…積分用コンデンサ、３，
５，６…抵抗、４…オフセツト電圧源、７…サン
プルスイツチ、８…電流源スイツチ、９…定電流
源、１０…クロツク・ジエネレータ、１１…カウ
ンタ、１２…コンパレータ、１３，１６，１７…
抵抗器、１４…オフセツト電圧に比例する電流
源、１８，１９…NPNトランジスタ、２０…差
動増幅器。
図、第２図は本発明のＡ／Ｄ変換器の構成図、第
３図は、本発明のＡ／Ｄ変換器によるアナログ入
力ゼロでのオフセツト電圧変化時におけるサンプ
ル−積分電圧波形、第４図は、本発明において用
いられる電流源の一例を示す図である。 １…差動増幅器、２…積分用コンデンサ、３，
５，６…抵抗、４…オフセツト電圧源、７…サン
プルスイツチ、８…電流源スイツチ、９…定電流
源、１０…クロツク・ジエネレータ、１１…カウ
ンタ、１２…コンパレータ、１３，１６，１７…
抵抗器、１４…オフセツト電圧に比例する電流
源、１８，１９…NPNトランジスタ、２０…差
動増幅器。
Claims (1)
- 【特許請求の範囲】 １ 積分回路と、サンプリング期間にアナログ入
力信号を前記積分回路に供給するサンプルスイツ
チと、前記アナログ入力信号にオフセツト電圧を
重畳するオフセツト電圧源と、このオフセツト電
圧源の電圧に比例して電流値が変化する電流源
と、前記サンプル期間終了後に前記電流源を前記
積分回路の入力端に接続する電流スイツチと、こ
の電流スイツチの投入時から前記積分回路の出力
が所定の電圧に達するまでの期間一定周期のクロ
ツクパルスをカウントするカウンタとからなる
Ａ／Ｄ変換器において、 前記電流源は、正相入力端子が接地され、逆相
入力端子が仮想接地された差動増幅器と、前記逆
相入力端子と前記オフセツト電圧源との間に接続
された電流検出抵抗と、コレクタが前記差動増幅
器の逆相入力端子に、ベースが接地、エミツタが
抵抗を介して前記差動増幅器の出力端子に接続さ
れた第一のNPNトランジスタと、この第一の
NPNトランジスタのベースが共通に、エミツタ
が抵抗を介して共通に接続され、コレクタが前記
電流スイツチに接続された第二のNPNトランジ
スタとから構成されていることを特徴とするＡ／
Ｄ変換器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22743182A JPS59122121A (ja) | 1982-12-28 | 1982-12-28 | Ａ／ｄ変換器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22743182A JPS59122121A (ja) | 1982-12-28 | 1982-12-28 | Ａ／ｄ変換器 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS59122121A JPS59122121A (ja) | 1984-07-14 |
| JPH0430209B2 true JPH0430209B2 (ja) | 1992-05-21 |
Family
ID=16860743
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP22743182A Granted JPS59122121A (ja) | 1982-12-28 | 1982-12-28 | Ａ／ｄ変換器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59122121A (ja) |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE2815482A1 (de) * | 1977-04-11 | 1978-10-12 | Fairchild Camera Instr Co | Komplementaere leiter-isolator-halbleiter-ausgangseinrichtung |
-
1982
- 1982-12-28 JP JP22743182A patent/JPS59122121A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS59122121A (ja) | 1984-07-14 |
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