JPS59122121A - Ａ／ｄ変換器 - Google Patents
Ａ／ｄ変換器Info
- Publication number
- JPS59122121A JPS59122121A JP22743182A JP22743182A JPS59122121A JP S59122121 A JPS59122121 A JP S59122121A JP 22743182 A JP22743182 A JP 22743182A JP 22743182 A JP22743182 A JP 22743182A JP S59122121 A JPS59122121 A JP S59122121A
- Authority
- JP
- Japan
- Prior art keywords
- output
- current
- integration
- offset voltage
- switch
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M1/00—Analogue/digital conversion; Digital/analogue conversion
- H03M1/12—Analogue/digital converters
- H03M1/50—Analogue/digital converters with intermediate conversion to time interval
- H03M1/52—Input signal integrated with linear return to datum
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Analogue/Digital Conversion (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術１分野〕
この発明は、積分型のＡ／Ｄ （アナログ・ディツパタ
ル）変換器に関する。
ル）変換器に関する。
従来、第１図に示すような積分型Ａ／Ｄ変換器が知られ
ている。このＡ／Ｄ変換器は差動増幅器１と、その反転
入力端子および出力端子間にそれぞれ設けられたコンデ
ンサ２および帰還抵抗３とから構成された積分回路を有
する。この積分回路にはサンプリング期間にアナログ入
力信号およびその中心値をシフトするだめのオフセット
電圧４とがそれぞれ抵抗５および６、そしてサンプルス
イッチ７を介して供給され、これによりコンデンサ２に
充電が行われる。このとき積分回路（差動増幅器１）の
出力端子にはアナログ人力■圧Ｖｉｎに抵抗３と５との
比で決定される定数を乗じた重圧値と、オフセット４圧
源スタ抗３と６との比で決定される定°数を乗じた重圧
値の和の正負の符号を逆にした値の電圧が発生する。
ている。このＡ／Ｄ変換器は差動増幅器１と、その反転
入力端子および出力端子間にそれぞれ設けられたコンデ
ンサ２および帰還抵抗３とから構成された積分回路を有
する。この積分回路にはサンプリング期間にアナログ入
力信号およびその中心値をシフトするだめのオフセット
電圧４とがそれぞれ抵抗５および６、そしてサンプルス
イッチ７を介して供給され、これによりコンデンサ２に
充電が行われる。このとき積分回路（差動増幅器１）の
出力端子にはアナログ人力■圧Ｖｉｎに抵抗３と５との
比で決定される定数を乗じた重圧値と、オフセット４圧
源スタ抗３と６との比で決定される定°数を乗じた重圧
値の和の正負の符号を逆にした値の電圧が発生する。
サンプリングが終了するとサンプルスイッチ７が開き、
かわって電流スイッチ８が閉じ、積分回路の入力端子は
定電流源９に接続される。これにより、積分回路はサン
プリング期間におけるコンデン、す２の充電の極性方向
とは逆方向に一定の傾きで積分を開始する。
かわって電流スイッチ８が閉じ、積分回路の入力端子は
定電流源９に接続される。これにより、積分回路はサン
プリング期間におけるコンデン、す２の充電の極性方向
とは逆方向に一定の傾きで積分を開始する。
一方、この積分開始と同時にタロックジェイレータ１０
より一定周期のクロックがカウンタ１１に供給され、カ
ウンタ１１がこのクロックをカウントするようになる。
より一定周期のクロックがカウンタ１１に供給され、カ
ウンタ１１がこのクロックをカウントするようになる。
このカウント動作は、積分回路の出力端に接続されたコ
ンパレータＪ２により積分回路の出力が零レベルに達し
たことが検出されたときに終了する。積分回路の出力が
零レベルに到達する時間はアナログ人力■ｉｎの大きさ
に応じて変わるので、カウンタ１１のカウント値もアナ
ログ人力Ｖｉｎに応じて変わる。このようにしてアナロ
グ入力のディジタル信号への変換が行われる。
ンパレータＪ２により積分回路の出力が零レベルに達し
たことが検出されたときに終了する。積分回路の出力が
零レベルに到達する時間はアナログ人力■ｉｎの大きさ
に応じて変わるので、カウンタ１１のカウント値もアナ
ログ人力Ｖｉｎに応じて変わる。このようにしてアナロ
グ入力のディジタル信号への変換が行われる。
ところでこの様な回路においては、アナログ入力信号の
中心値をシフトするためのオフセット電圧４と一定電流
でコンデンサに電荷を積分する定電流源９は互いに相関
が無いため、アナログ入力が零のとき、オフセット電圧
に変動が起るとサンプル値に誤差が生じ、その結果とし
てディジタル出力が一定にならないという欠点がある。
中心値をシフトするためのオフセット電圧４と一定電流
でコンデンサに電荷を積分する定電流源９は互いに相関
が無いため、アナログ入力が零のとき、オフセット電圧
に変動が起るとサンプル値に誤差が生じ、その結果とし
てディジタル出力が一定にならないという欠点がある。
又、＆分′電流の変動に対しても同様な現象を生ずる。
これは、微弱なアナログ入力信号の鳴無の検出や信号レ
ベルの絶対値の評価の場合、特にＮ要な問題となる。
ベルの絶対値の評価の場合、特にＮ要な問題となる。
この発明はかかる点に鑑みてなされたもので、オンセッ
ト電圧の変動があっても、それに影響されず、常に正確
にＡ／Ｄ変換動作を行うことのできるＡ／Ｄ変換器を提
供することを目的とするものである。
ト電圧の変動があっても、それに影響されず、常に正確
にＡ／Ｄ変換動作を行うことのできるＡ／Ｄ変換器を提
供することを目的とするものである。
し発明のａ侠〕
この発明は、従来の定電流激に代え、オフセット電圧の
変化に比例した電流を流すことのできる電流源を用いる
ようにしたものである。
変化に比例した電流を流すことのできる電流源を用いる
ようにしたものである。
このような本発明によると、オフセット電圧が変化しサ
ンプリング期間終了時における積分回路の出力レベルが
変化しても、オフセッｔｔｔ圧の変化に比例して電流源
の電流値が変化し、それによって積分の傾きが変わるの
で、その結果、−積分開始時点から積分回路出力が零レ
ベルに達するまでの時間をオフセット社年の変化にかか
わらず常に一定にすることができる。従ってオフセット
電圧の変化に影響されず正しいＡ／Ｄ変換動作を達成し
得る。
ンプリング期間終了時における積分回路の出力レベルが
変化しても、オフセッｔｔｔ圧の変化に比例して電流源
の電流値が変化し、それによって積分の傾きが変わるの
で、その結果、−積分開始時点から積分回路出力が零レ
ベルに達するまでの時間をオフセット社年の変化にかか
わらず常に一定にすることができる。従ってオフセット
電圧の変化に影響されず正しいＡ／Ｄ変換動作を達成し
得る。
塘たこの発明によればオフセラ）Ｋ圧の緩慢な変動に対
しリニアリティを犠牲にすることなくアナログ値のゼロ
の時のデジタル値は常にゼロとなる。従って、特に低入
力時のＳ ／ Ｎの向上が図られ、かつ、オンセットの
調整が不要な回路が実現できる。このことは例えば音響
信号のＡ／Ｄ変換では極めて重要なことである。
しリニアリティを犠牲にすることなくアナログ値のゼロ
の時のデジタル値は常にゼロとなる。従って、特に低入
力時のＳ ／ Ｎの向上が図られ、かつ、オンセットの
調整が不要な回路が実現できる。このことは例えば音響
信号のＡ／Ｄ変換では極めて重要なことである。
以下、この発明を図面を参照して詳細に説明する。
第２図は、本発明のＡ／Ｄ変換器の一実施例を示す図で
あ不。第１図と同一部分にｆ−ｊ ｌ１５Ｊ一番号を付
して説明する。本発明のＡ／Ｄ変換器が従来の回路と相
違する点はアナログ入力信号の中心値をシフトするだめ
のオフセット電圧に比例する定電流源１４を含むことで
ある。
あ不。第１図と同一部分にｆ−ｊ ｌ１５Ｊ一番号を付
して説明する。本発明のＡ／Ｄ変換器が従来の回路と相
違する点はアナログ入力信号の中心値をシフトするだめ
のオフセット電圧に比例する定電流源１４を含むことで
ある。
第３図は５本発明の回路のサンプリング及び積分動作波
形で、横軸は時間ｔ％縦軸は積分回路の出力で、実＃ｊ
３１はオフセット電圧が正常時のもの、点線３２はオフ
セット電圧が変動時のものである。第１図で説明したよ
うにサンプリング期間、サンプルスイッチ７は閉じてお
り、電流スイッチ８は、開いている。サンプリングが開
始すると、積分回路の出方は、第３図３１に示すように
アナログ入力電圧ＶｉＫ抵抗１と３の比で決定される定
数を乗じた電圧値と、オフセット電圧に抵抗２と３の比
で決定される定数を乗じた電圧値の和の正負の符号を逆
にしだ値〜ｋＶｏに漸近する。積分期間が開始すると、
サンプルスイッチ７は開き、電流スイッチ８は閉じ、一
定の傾きで、積分を開始する。
形で、横軸は時間ｔ％縦軸は積分回路の出力で、実＃ｊ
３１はオフセット電圧が正常時のもの、点線３２はオフ
セット電圧が変動時のものである。第１図で説明したよ
うにサンプリング期間、サンプルスイッチ７は閉じてお
り、電流スイッチ８は、開いている。サンプリングが開
始すると、積分回路の出方は、第３図３１に示すように
アナログ入力電圧ＶｉＫ抵抗１と３の比で決定される定
数を乗じた電圧値と、オフセット電圧に抵抗２と３の比
で決定される定数を乗じた電圧値の和の正負の符号を逆
にしだ値〜ｋＶｏに漸近する。積分期間が開始すると、
サンプルスイッチ７は開き、電流スイッチ８は閉じ、一
定の傾きで、積分を開始する。
従って積分回路の出力は第３図３１のように正方向に直
線的に上昇する。一方この時同時にカウンタ１１はクロ
ックのカウントを開始し、コンパレータ１２が積分回路
の出方の零を検出した時点でクロックのカウントを終了
し、そのカウント数がディジタル出力に相当する。オフ
セット電圧の変動が生ずると、ザングリング期間、積分
回路の出力は第３図３２又は３３に示すように変化しオ
フセット電圧の変動がない場合とは異なる値−ｋＶ。
線的に上昇する。一方この時同時にカウンタ１１はクロ
ックのカウントを開始し、コンパレータ１２が積分回路
の出方の零を検出した時点でクロックのカウントを終了
し、そのカウント数がディジタル出力に相当する。オフ
セット電圧の変動が生ずると、ザングリング期間、積分
回路の出力は第３図３２又は３３に示すように変化しオ
フセット電圧の変動がない場合とは異なる値−ｋＶ。
又は−ｋＶＯとなる。しかし、本発明によると、オフセ
ット電圧に比例した電流値の電流源１４による４１分に
よってオフセット直圧変動前と同じ積分時間（ｔ＋−ｔ
ｏ）で積分回路の出力は零に到達する。
ット電圧に比例した電流値の電流源１４による４１分に
よってオフセット直圧変動前と同じ積分時間（ｔ＋−ｔ
ｏ）で積分回路の出力は零に到達する。
すなわち、電流源１４０眠流値がオフセット電圧に比例
するため積分期間（ｔＯ〜１＋）における積分の傾きが
変化し、常に同一時刻ｔ１で積分回路の出力が零となる
。従って、アナログゼロ入力に対するディジタル出力は
、オフセット電圧の変動の影響を受けないという効果が
ある、 メフセソド屯圧に比例する定電流源の一例を第４図に示
す。第４図において、差動増幅器２０の反転入力端子、
はＮＰＮ ）シンジスタ１９のコレクタ及び抵抗１３を
介してオフセット電圧４に、非反転入力端子は、グラン
ドに出力端子はＮＰＮ トランジスタ１８及び１９のエ
ミッタからそれぞれ抵抗１６．１７を介して、接続され
ている。又、ＮＰＮトランジスタ１８及び１９のベース
はグランドに接地しである。
するため積分期間（ｔＯ〜１＋）における積分の傾きが
変化し、常に同一時刻ｔ１で積分回路の出力が零となる
。従って、アナログゼロ入力に対するディジタル出力は
、オフセット電圧の変動の影響を受けないという効果が
ある、 メフセソド屯圧に比例する定電流源の一例を第４図に示
す。第４図において、差動増幅器２０の反転入力端子、
はＮＰＮ ）シンジスタ１９のコレクタ及び抵抗１３を
介してオフセット電圧４に、非反転入力端子は、グラン
ドに出力端子はＮＰＮ トランジスタ１８及び１９のエ
ミッタからそれぞれ抵抗１６．１７を介して、接続され
ている。又、ＮＰＮトランジスタ１８及び１９のベース
はグランドに接地しである。
差動増幅器の反転端子は仮想ゼロ点であり、抵抗１３に
は電流Ｉが流れ、トランジスタ１９のコレクタ電流は、
それと等しい電流が流れ、もし、抵抗１６と１７が等し
ければトランジスタ１８のコレクタ電流もこれに等しく
なる。抵抗１３に流れる電流■はオフセント電圧に比例
するから結局、トランジスタ１８のコレクタ電流もメン
セット電圧に比例することになる。
は電流Ｉが流れ、トランジスタ１９のコレクタ電流は、
それと等しい電流が流れ、もし、抵抗１６と１７が等し
ければトランジスタ１８のコレクタ電流もこれに等しく
なる。抵抗１３に流れる電流■はオフセント電圧に比例
するから結局、トランジスタ１８のコレクタ電流もメン
セット電圧に比例することになる。
このようにして容易にオフセット？６）圧に比例した電
流源を実施することができる。
流源を実施することができる。
以上のように本発明はオフセット電圧の変動に影響され
ないＡ／Ｄ変換器を提供することができる。
ないＡ／Ｄ変換器を提供することができる。
第１図は、従来の積分型Ａ／Ｄ変換器の構成図、第２図
は本発明のＡ／Ｄ変換器の構成図、第３図は、本発明の
Ａ／Ｄ変換器によるアナログ入力ゼロでのオフセラ）
［圧変化時におけるサンプル−積分電圧波形、第４図は
、本発明において用いられる′電流源の一例を示す図で
ある。 ｌ・・・走動績幅器、２・・・積分用コンデンサ、３
、５ 、６・・・抵抗、 ４・・・オフセラ）４圧源
、７・・・サンダルスイッチ、８・・・電流源スイッチ
、５）・・・建篭流諒、１０・・・クロック・ジェイレ
ータ、１１・・・カウンタ、１２・コンパレータ、１３
、 ｌ ６ 、１７・・・抵抗器、１４・・・オフセ
ット電圧に比例する電流源、１８、Ｉ９・・・ＮＰＮ
トランジスタ、２０ ・差動増幅器。 代理人 弁理士 則 近 憲 佑 （？’ｌｊか１名） 第 １ 図 第２図 第３図 第４図 −９６＝
は本発明のＡ／Ｄ変換器の構成図、第３図は、本発明の
Ａ／Ｄ変換器によるアナログ入力ゼロでのオフセラ）
［圧変化時におけるサンプル−積分電圧波形、第４図は
、本発明において用いられる′電流源の一例を示す図で
ある。 ｌ・・・走動績幅器、２・・・積分用コンデンサ、３
、５ 、６・・・抵抗、 ４・・・オフセラ）４圧源
、７・・・サンダルスイッチ、８・・・電流源スイッチ
、５）・・・建篭流諒、１０・・・クロック・ジェイレ
ータ、１１・・・カウンタ、１２・コンパレータ、１３
、 ｌ ６ 、１７・・・抵抗器、１４・・・オフセ
ット電圧に比例する電流源、１８、Ｉ９・・・ＮＰＮ
トランジスタ、２０ ・差動増幅器。 代理人 弁理士 則 近 憲 佑 （？’ｌｊか１名） 第 １ 図 第２図 第３図 第４図 −９６＝
Claims (1)
- 積分回路と、この積分回路にサンプリング期間にアナロ
グ入力信号を供給するサンプルスイッチと、前記アナロ
グ入力信号にオフセット電圧を重畳するオフセット４圧
源と、このオフセット屯圧の変化に比例して変化する転
流値を有する電流源と、この電流源を前記サンプリング
期間終了後に前記積分回路の入力端に接続する電流スイ
ッチと、この電流スイッチの投入時から前記積分回路の
出力が所定の電圧に達するまでの期間一定周期のクロッ
クパルスをカウントするカウンタとからなることを特徴
とするＡ／Ｄ変換器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22743182A JPS59122121A (ja) | 1982-12-28 | 1982-12-28 | Ａ／ｄ変換器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22743182A JPS59122121A (ja) | 1982-12-28 | 1982-12-28 | Ａ／ｄ変換器 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS59122121A true JPS59122121A (ja) | 1984-07-14 |
| JPH0430209B2 JPH0430209B2 (ja) | 1992-05-21 |
Family
ID=16860743
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP22743182A Granted JPS59122121A (ja) | 1982-12-28 | 1982-12-28 | Ａ／ｄ変換器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59122121A (ja) |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5416187A (en) * | 1977-04-11 | 1979-02-06 | Fairchild Camera Instr Co | Assembled conductor* insulator and semiconductor output structure |
-
1982
- 1982-12-28 JP JP22743182A patent/JPS59122121A/ja active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5416187A (en) * | 1977-04-11 | 1979-02-06 | Fairchild Camera Instr Co | Assembled conductor* insulator and semiconductor output structure |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0430209B2 (ja) | 1992-05-21 |
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