JPS6320191Y2 - - Google Patents
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- Publication number
- JPS6320191Y2 JPS6320191Y2 JP1986057649U JP5764986U JPS6320191Y2 JP S6320191 Y2 JPS6320191 Y2 JP S6320191Y2 JP 1986057649 U JP1986057649 U JP 1986057649U JP 5764986 U JP5764986 U JP 5764986U JP S6320191 Y2 JPS6320191 Y2 JP S6320191Y2
- Authority
- JP
- Japan
- Prior art keywords
- voltage
- operational amplifier
- output
- potentiometer
- terminal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
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- Analogue/Digital Conversion (AREA)
Description
【考案の詳細な説明】
〔産業上の利用分野〕
本考案は通信、電子機器等の分野に用いられる
一重積分型Ａ／Ｄ（アナログ−デイジタル）変換
回路に関する。
一重積分型Ａ／Ｄ（アナログ−デイジタル）変換
回路に関する。
従来のこの積のＡ／Ｄ変換回路は、第１図の回
路図の例に見られるように、単電源によつて動作
するものが多く用いられている。この図におい
て、端子３に加えられる電源電圧V2は、オペア
ンプ（演算増幅器）やコンパレータを作動させる
ための固定バイアス電圧、端子６に加えられる電
源電圧V1は、積分用コンデンサ１０を充電する
ための定電流源を電源電圧に影響しないようにも
うけた定電圧源からの供給電圧である。
路図の例に見られるように、単電源によつて動作
するものが多く用いられている。この図におい
て、端子３に加えられる電源電圧V2は、オペア
ンプ（演算増幅器）やコンパレータを作動させる
ための固定バイアス電圧、端子６に加えられる電
源電圧V1は、積分用コンデンサ１０を充電する
ための定電流源を電源電圧に影響しないようにも
うけた定電圧源からの供給電圧である。
次に、このようなＡ／Ｄ変換回路の動作を定性
的に説明する。まず、積分用コンデンサ１０の電
荷を放電させるトランジスタ９を端子１４を介し
て得られたトリガ信号Ｓにより“オン”から“オ
フ”状態にして、積分用コンデンサ１０を定電流
充電させる。この充電された電圧はコンパレータ
１２の反転端子に前段オペアンプ２を介して加え
られたアナログ入力と比較される。比較の結果、
一致したとき、コンパレータ１２の出力を端子１
３に抽出し、トリガ信号Ｓの立下り時点からコン
パレータ１２の出力に反転信号が出るまでの時間
に比例して上記アナログ入力をデイジタル信号に
変換する。この時間は、基準パルス時間幅と比較
することによつて容易にデイジタル量に変換でき
るので、結果としてＡ／Ｄ変換が可能となる。い
ま、入力端子１に加えられた入力アナログ電圧
Vin＝（V3＋ΔV3）をＡ／Ｄ変換する場合を考え
る。V3は入力の固定分、ΔV3はその変化分とす
る。この入力はオペアンプ２により増幅され、コ
ンパレータ１２の反転端子には、 V1＝V3＋R2／R1・ΔV3 ……(1) なる電圧が現われる。ここにR1を抵抗５の抵
抗値、R2を抵抗４の抵抗値とする。トリガ信号
Ｓが高レベルに変わると、トランジスタ９は“オ
ン”から“オフ”に変わるので、コンパレータ１
２の非反転端子には、 VN＝V2＋１／Ｃ∫t pIdt ＝V2＋１／ＣIt ……(2) で表わされる電圧が加えられる。ここにＣは積
分用コンデンサ１０の容量、Ｉは充電用の定電流
値である。VNが時間と共に増加して、VI＝VNに
なると、コンパレータ１２の出力は抵レベルから
高レベルとなり、結局、ΔV3のアナログ量は、 ｔ＝Ｃ／Ｉ・R2／R1・ΔV3 ……(3) で表わされる時間ｔに変換される。この時間を
基準パルス幅と比較すれば、ΔV3のアナログ量を
Ａ／Ｄ変換できることになる。
的に説明する。まず、積分用コンデンサ１０の電
荷を放電させるトランジスタ９を端子１４を介し
て得られたトリガ信号Ｓにより“オン”から“オ
フ”状態にして、積分用コンデンサ１０を定電流
充電させる。この充電された電圧はコンパレータ
１２の反転端子に前段オペアンプ２を介して加え
られたアナログ入力と比較される。比較の結果、
一致したとき、コンパレータ１２の出力を端子１
３に抽出し、トリガ信号Ｓの立下り時点からコン
パレータ１２の出力に反転信号が出るまでの時間
に比例して上記アナログ入力をデイジタル信号に
変換する。この時間は、基準パルス時間幅と比較
することによつて容易にデイジタル量に変換でき
るので、結果としてＡ／Ｄ変換が可能となる。い
ま、入力端子１に加えられた入力アナログ電圧
Vin＝（V3＋ΔV3）をＡ／Ｄ変換する場合を考え
る。V3は入力の固定分、ΔV3はその変化分とす
る。この入力はオペアンプ２により増幅され、コ
ンパレータ１２の反転端子には、 V1＝V3＋R2／R1・ΔV3 ……(1) なる電圧が現われる。ここにR1を抵抗５の抵
抗値、R2を抵抗４の抵抗値とする。トリガ信号
Ｓが高レベルに変わると、トランジスタ９は“オ
ン”から“オフ”に変わるので、コンパレータ１
２の非反転端子には、 VN＝V2＋１／Ｃ∫t pIdt ＝V2＋１／ＣIt ……(2) で表わされる電圧が加えられる。ここにＣは積
分用コンデンサ１０の容量、Ｉは充電用の定電流
値である。VNが時間と共に増加して、VI＝VNに
なると、コンパレータ１２の出力は抵レベルから
高レベルとなり、結局、ΔV3のアナログ量は、 ｔ＝Ｃ／Ｉ・R2／R1・ΔV3 ……(3) で表わされる時間ｔに変換される。この時間を
基準パルス幅と比較すれば、ΔV3のアナログ量を
Ａ／Ｄ変換できることになる。
しかし乍ら、この場合には、ΔV3が大きくなつ
て、(1)式におけるVIの値が電源電圧V1の値に近
づいてくると、トランジスタ７のVCE電圧がトラ
ンジスタの非飽和領域にはいつて定電流Ｉの値が
小さくなり、Ａ／Ｄ変換誤差を生ずるという欠点
があつた。
て、(1)式におけるVIの値が電源電圧V1の値に近
づいてくると、トランジスタ７のVCE電圧がトラ
ンジスタの非飽和領域にはいつて定電流Ｉの値が
小さくなり、Ａ／Ｄ変換誤差を生ずるという欠点
があつた。
本考案の目的は、上記の欠点を除去して、アナ
ログ入力電圧が大きいときでも誤差のないＡ／Ｄ
変換出力を得ることのできるＡ／Ｄ変換回路を提
供するにある。
ログ入力電圧が大きいときでも誤差のないＡ／Ｄ
変換出力を得ることのできるＡ／Ｄ変換回路を提
供するにある。
本考案によれば、アナログ入力信号を非反転入
力端子に受ける演算増幅器と、この演算増幅器の
出力端子と反転入力端子との間に接続された第１
の抵抗と、コンデンサと、電圧供給端子と前記コ
ンデンサとの間にエミツタ−コレクタ路が接続さ
れベース−エミツタ間が定電圧でバイアスされて
前記コンデンサを充電するための定電流を発生す
るトランジスタと、前記コンデンサの充電電圧と
前記演算増幅器の出力電圧を比較し前記充電電圧
が前記出力電圧に達したとき出力レベルを反転す
るコンパレータと、前記電圧供給端子の電圧を可
変分圧するポテンシヨメータと、このポテンシヨ
メータの出力電圧を受けるボルテージホロアと、
このボルテージホロアの出力端子と前記演算増幅
器の反転入力端子との間に接続された第２の抵抗
とを備え、前記アナログ入力信号が最大の信号レ
ベルをとつた時でも前記トランジスタのコレクタ
−エミツタ間電圧が前記トランジスタの定電流特
性を損なう電圧値まで減少しないうちに前記コン
パレータの充電電圧が前記演算増幅器の出力電圧
に達するように前記ポテンシヨメータによる分圧
比を調整したアナログ−デイジタル変換回路が得
られる。
力端子に受ける演算増幅器と、この演算増幅器の
出力端子と反転入力端子との間に接続された第１
の抵抗と、コンデンサと、電圧供給端子と前記コ
ンデンサとの間にエミツタ−コレクタ路が接続さ
れベース−エミツタ間が定電圧でバイアスされて
前記コンデンサを充電するための定電流を発生す
るトランジスタと、前記コンデンサの充電電圧と
前記演算増幅器の出力電圧を比較し前記充電電圧
が前記出力電圧に達したとき出力レベルを反転す
るコンパレータと、前記電圧供給端子の電圧を可
変分圧するポテンシヨメータと、このポテンシヨ
メータの出力電圧を受けるボルテージホロアと、
このボルテージホロアの出力端子と前記演算増幅
器の反転入力端子との間に接続された第２の抵抗
とを備え、前記アナログ入力信号が最大の信号レ
ベルをとつた時でも前記トランジスタのコレクタ
−エミツタ間電圧が前記トランジスタの定電流特
性を損なう電圧値まで減少しないうちに前記コン
パレータの充電電圧が前記演算増幅器の出力電圧
に達するように前記ポテンシヨメータによる分圧
比を調整したアナログ−デイジタル変換回路が得
られる。
次に、本考案による実施例の回路を、第２図の
回路図を参照して詳しく説明する。図において、
演算増幅器２のバイアス電圧源として、第１図の
V2のかわりに、VKを与えるポテンシヨメータ２
１とボルテージホロア２２とからなるレベル調整
回路を付加している。このＡ／Ｄ変換回路は、以
下に説明するように働らかせる以外は、第１図に
見られる従来例とその構成および動作が同じであ
る。第２図において、演算増幅器２の出力電圧を
求めるために、まずポテンシヨメータ２１によつ
て調整される電圧VKを、 VK＝V4＋ΔV4 とおく。ここに、V4はバイアス電圧の固定分、
ΔV4はその調整分を表わす。これによつて、演算
増幅器２の出力電圧V′Iは、 V′I＝V3＋ΔV3＋ΔV3−ΔV4／R1・R2 ＝V3＋（１＋R2／R1）ΔV3−R2／R1ΔV4 となる。今、（V3＋ΔV3）の最大値を演算増幅
器２の入力端子１に与えたとき、出力V′Iが電源
電圧V1に近づき、または大きくなる場合には、
あらかじめポテンシヨメータ２１を調整して、
ΔV3の最大値のときにV′Iの大きさが（V1−
VCEMIN）に一致するように設定しておけばよい。
ここで、VCEMINは定電流源の電流値Ｉが特性上そ
こなわない時のトランジスタ７の最小コレクタ−
エミツタ間電圧に相当する。
回路図を参照して詳しく説明する。図において、
演算増幅器２のバイアス電圧源として、第１図の
V2のかわりに、VKを与えるポテンシヨメータ２
１とボルテージホロア２２とからなるレベル調整
回路を付加している。このＡ／Ｄ変換回路は、以
下に説明するように働らかせる以外は、第１図に
見られる従来例とその構成および動作が同じであ
る。第２図において、演算増幅器２の出力電圧を
求めるために、まずポテンシヨメータ２１によつ
て調整される電圧VKを、 VK＝V4＋ΔV4 とおく。ここに、V4はバイアス電圧の固定分、
ΔV4はその調整分を表わす。これによつて、演算
増幅器２の出力電圧V′Iは、 V′I＝V3＋ΔV3＋ΔV3−ΔV4／R1・R2 ＝V3＋（１＋R2／R1）ΔV3−R2／R1ΔV4 となる。今、（V3＋ΔV3）の最大値を演算増幅
器２の入力端子１に与えたとき、出力V′Iが電源
電圧V1に近づき、または大きくなる場合には、
あらかじめポテンシヨメータ２１を調整して、
ΔV3の最大値のときにV′Iの大きさが（V1−
VCEMIN）に一致するように設定しておけばよい。
ここで、VCEMINは定電流源の電流値Ｉが特性上そ
こなわない時のトランジスタ７の最小コレクタ−
エミツタ間電圧に相当する。
なお、この回路は、入力アナログ電圧の最小値
がV3に対してある固定電圧δの重畳された（V3
＋δ）によつて表わされる場合に、特に有用であ
る。その理由は、入力電圧（V3＋δ）のとき、
パルス数が“０”という調整をポテンシヨメータ
２１によつて容易に設定できるからである。ま
た、低電圧駆動の場合も、電源電圧V1の値が大
きくとれないので、ボルテージホロア２２とポテ
ンシヨメータ２１とからなるレベル調整回路を付
加することによつて、ΔV3が大きくなつても、全
範囲に亘りＡ／Ｄ変換機能をそこなうことがな
い。
がV3に対してある固定電圧δの重畳された（V3
＋δ）によつて表わされる場合に、特に有用であ
る。その理由は、入力電圧（V3＋δ）のとき、
パルス数が“０”という調整をポテンシヨメータ
２１によつて容易に設定できるからである。ま
た、低電圧駆動の場合も、電源電圧V1の値が大
きくとれないので、ボルテージホロア２２とポテ
ンシヨメータ２１とからなるレベル調整回路を付
加することによつて、ΔV3が大きくなつても、全
範囲に亘りＡ／Ｄ変換機能をそこなうことがな
い。
〔考案の効果〕
以上の説明によつて明らかなように、本考案に
よれば、アナログ入力電圧の最大値が電源電圧と
比較し大きな値になつても、誤差なくＡ／Ｄ変換
ができることは勿論のこと、アナログ入力電圧の
変化範囲の下限、または上限における変換デイジ
タル量の設定が容易にできる点において、その得
られる効果は大きい。
よれば、アナログ入力電圧の最大値が電源電圧と
比較し大きな値になつても、誤差なくＡ／Ｄ変換
ができることは勿論のこと、アナログ入力電圧の
変化範囲の下限、または上限における変換デイジ
タル量の設定が容易にできる点において、その得
られる効果は大きい。
第１図は従来のＡ／Ｄ変換回路の例を示す回路
図、第２図は本考案によるＡ／Ｄ変換回路の実施
例を示す回路図である。 図において、２は演算増幅器、４，５は抵抗、
７〜９はトランジスタ、１０は積分用コンデン
サ、１１は定電流源、１２はコンパレータ、２１
はポテンシヨメータ、２２はボルテージホロアで
ある。
図、第２図は本考案によるＡ／Ｄ変換回路の実施
例を示す回路図である。 図において、２は演算増幅器、４，５は抵抗、
７〜９はトランジスタ、１０は積分用コンデン
サ、１１は定電流源、１２はコンパレータ、２１
はポテンシヨメータ、２２はボルテージホロアで
ある。
Claims (1)
- アナログ入力信号を非反転入力端子に受ける演
算増幅器と、この演算増幅器の出力端子と反転入
力端子との間に接続された第１の抵抗と、コンデ
ンサと、電圧供給端子と前記コンデンサとの間に
エミツタ−コレクタ路が接続されベース−エミツ
タ間が定電圧でバイアスされて前記コンデンサを
充電するための定電流を発生するトランジスタ
と、前記コンデンサの充電電圧と前記演算増幅器
の出力電圧を比較し前記充電電圧が前記出力電圧
に達したとき出力レベルを反転するコンパレータ
と、前記電圧供給端子の電圧を可変分圧するポテ
ンシヨメータと、このポテンシヨメータの出力電
圧を受けるボルテージホロアと、このボルテージ
ホロアの出力端子と前記演算増幅器の反転入力端
子との間に接続された第２の抵抗とを備え、前記
アナログ入力信号が最大の信号レベルをとつた時
でも前記トランジスタのコレクタ−エミツタ間電
圧が前記トランジスタの定電流特性を損なう電圧
値まで減少しないうちに前記コンパレータの充電
電圧が前記演算増幅器の出力電圧に達するように
前記ポテンシヨメータによる分圧比を調整したア
ナログ−デイジタル変換回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1986057649U JPS6320191Y2 (ja) | 1986-04-18 | 1986-04-18 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1986057649U JPS6320191Y2 (ja) | 1986-04-18 | 1986-04-18 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61184337U JPS61184337U (ja) | 1986-11-17 |
| JPS6320191Y2 true JPS6320191Y2 (ja) | 1988-06-06 |
Family
ID=30582373
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1986057649U Expired JPS6320191Y2 (ja) | 1986-04-18 | 1986-04-18 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6320191Y2 (ja) |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS51139759A (en) * | 1975-05-28 | 1976-12-02 | Canon Inc | Comparison circuit |
| JPS5215654A (en) * | 1975-07-28 | 1977-02-05 | Nippon Electric Co | Wire rope and its manufacture |
| JPS5298524A (en) * | 1976-02-13 | 1977-08-18 | Yashica Co Ltd | Digital shutter circuit |
| JPS6056332B2 (ja) * | 1976-06-23 | 1985-12-10 | 株式会社日立製作所 | Ａ−ｄ変換回路 |
| JPS5322478A (en) * | 1976-08-13 | 1978-03-01 | Hitachi Ltd | Indicator |
| JPS6024431B2 (ja) * | 1976-10-29 | 1985-06-12 | セイコーエプソン株式会社 | 電子時計用昇圧回路 |
-
1986
- 1986-04-18 JP JP1986057649U patent/JPS6320191Y2/ja not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| JPS61184337U (ja) | 1986-11-17 |
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