JPH04302174A - 不揮発性メモリを含む半導体装置の製造方法 - Google Patents
不揮発性メモリを含む半導体装置の製造方法Info
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- JPH04302174A JPH04302174A JP3091376A JP9137691A JPH04302174A JP H04302174 A JPH04302174 A JP H04302174A JP 3091376 A JP3091376 A JP 3091376A JP 9137691 A JP9137691 A JP 9137691A JP H04302174 A JPH04302174 A JP H04302174A
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- gate oxide
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明はＥＰＲＯＭやＥＥＰＲＯ
Ｍなどに用いられるＦＡＭＯＳ不揮発性メモリを含む半
導体装置の製造方法に関するものである。
Ｍなどに用いられるＦＡＭＯＳ不揮発性メモリを含む半
導体装置の製造方法に関するものである。
【０００２】
【従来の技術】不揮発性メモリであるＦＡＭＯＳメモリ
と周辺ＭＯＳトランジスタとを含む半導体装置を製造す
るプロセスには、三層ポリシリコンプロセスと二層ポリ
シリコンプロセスがある。
と周辺ＭＯＳトランジスタとを含む半導体装置を製造す
るプロセスには、三層ポリシリコンプロセスと二層ポリ
シリコンプロセスがある。
【０００３】三層ポリシリコンプロセスは図３に示され
るように行なわれる。左側をＥＰＲＯＭ部、右側を周辺
部とする。 （Ａ）基板２にフィールド酸化膜４を形成し、ゲート酸
化膜６を例えば３００Å程度の厚さに形成する。その上
にフローティングゲート用ポリシリコン膜を約２０００
Åの厚さに形成し、膜厚約４００Åの層間膜１０を介し
てコントロールゲート用のポリシリコン膜を約３５００
Åの厚さに形成する。その後、写真製版とエッチングに
よりパターン化を施してフローティングゲート８、層間
膜１０及びコントロールゲート１２からなるスタックゲ
ート電極を形成する。 （Ｂ）ＥＰＲＯＭのゲート酸化膜６をスルー酸化膜とし
て周辺部のしきい値制御用のチャネルドープのためのボ
ロンイオンの注入を行なう。注入エネルギー３０ＫｅＶ
程度、注入量は１０１２／ｃｍ３程度である。 （Ｃ）その後、スルー酸化膜６を除去し、周辺部のゲー
ト酸化膜１４を約２００Åの厚さに形成する。 （Ｄ）その後、ポリシリコン膜１６ａを約３５００Åの
厚さに堆積し、リンガラスを堆積してポリシリコン膜１
６ａを低抵抗化し、そのリンガラスを除去する。 （Ｅ）ポリシリコン膜１６ａを写真製版とエッチングに
よりパターン化して周辺部のゲート電極１６を形成する
。
るように行なわれる。左側をＥＰＲＯＭ部、右側を周辺
部とする。 （Ａ）基板２にフィールド酸化膜４を形成し、ゲート酸
化膜６を例えば３００Å程度の厚さに形成する。その上
にフローティングゲート用ポリシリコン膜を約２０００
Åの厚さに形成し、膜厚約４００Åの層間膜１０を介し
てコントロールゲート用のポリシリコン膜を約３５００
Åの厚さに形成する。その後、写真製版とエッチングに
よりパターン化を施してフローティングゲート８、層間
膜１０及びコントロールゲート１２からなるスタックゲ
ート電極を形成する。 （Ｂ）ＥＰＲＯＭのゲート酸化膜６をスルー酸化膜とし
て周辺部のしきい値制御用のチャネルドープのためのボ
ロンイオンの注入を行なう。注入エネルギー３０ＫｅＶ
程度、注入量は１０１２／ｃｍ３程度である。 （Ｃ）その後、スルー酸化膜６を除去し、周辺部のゲー
ト酸化膜１４を約２００Åの厚さに形成する。 （Ｄ）その後、ポリシリコン膜１６ａを約３５００Åの
厚さに堆積し、リンガラスを堆積してポリシリコン膜１
６ａを低抵抗化し、そのリンガラスを除去する。 （Ｅ）ポリシリコン膜１６ａを写真製版とエッチングに
よりパターン化して周辺部のゲート電極１６を形成する
。
【０００４】図４は二層ポリシリコンプロセスを表わし
ている。 （Ａ）基板２にフィールド酸化膜４、ゲート酸化膜６及
びＥＰＲＯＭ部のフローティングゲート８を約２０００
Åの厚さのポリシリコン膜のパターン化により形成する
。周辺部ではゲート酸化膜６をスルー酸化膜としてチャ
ネルドープを行なう。 （Ｂ）その後、スルー酸化膜６を除去し、周辺部のゲー
ト酸化膜１４を形成する。このとき、ＥＰＲＯＭ部では
フローティングゲート８の表面が酸化されて層間膜１０
が約４００Åの厚さに形成される。 （Ｃ）ポリシリコン膜１６ａを堆積し、リンを導入して
低抵抗化する。 （Ｄ）ＥＰＲＯＭ部を写真製版とエッチングによりパタ
ーン化してフローティングゲート８、層間膜１０及びコ
ントロールゲート１２からなるスタックゲート電極を形
成する。１８はこのパターン化のためのレジストである
。 （Ｅ）周辺部を写真製版とエッチングによりパターン化
してゲート電極１６を形成する。２０はこのパターン化
のためのレジストである。
ている。 （Ａ）基板２にフィールド酸化膜４、ゲート酸化膜６及
びＥＰＲＯＭ部のフローティングゲート８を約２０００
Åの厚さのポリシリコン膜のパターン化により形成する
。周辺部ではゲート酸化膜６をスルー酸化膜としてチャ
ネルドープを行なう。 （Ｂ）その後、スルー酸化膜６を除去し、周辺部のゲー
ト酸化膜１４を形成する。このとき、ＥＰＲＯＭ部では
フローティングゲート８の表面が酸化されて層間膜１０
が約４００Åの厚さに形成される。 （Ｃ）ポリシリコン膜１６ａを堆積し、リンを導入して
低抵抗化する。 （Ｄ）ＥＰＲＯＭ部を写真製版とエッチングによりパタ
ーン化してフローティングゲート８、層間膜１０及びコ
ントロールゲート１２からなるスタックゲート電極を形
成する。１８はこのパターン化のためのレジストである
。 （Ｅ）周辺部を写真製版とエッチングによりパターン化
してゲート電極１６を形成する。２０はこのパターン化
のためのレジストである。
【０００５】
【発明が解決しようとする課題】従来の方法で周辺部の
チャネルドープを行なう際、チャネルドープ用のスルー
酸化膜に使われているＥＰＲＯＭのゲート酸化膜が形成
されてからチャネルドープが行われるまでに、三層ポリ
シリコンプロセスではポリシリコン膜のエッチング、酸
化膜のエッチング及びポリシリコン膜のエッチングの工
程があり、二層ポリシリコンプロセスにおいてはポリシ
リコン膜の堆積、リンガラスの堆積及びポリシリコン膜
のエッチングがある。そのため、ポリシリコン膜の堆積
からポリシリコン膜のエッチングにいたるまでの工程の
間に周辺部のチャネル領域の基板が受けたダメージは基
板に残ったままで後工程の周辺部のゲート酸化のときに
ゲート酸化膜中に取り込まれる。それにより欠陥構造を
反映したゲート酸化膜が成長することになり、ゲート酸
化膜耐圧の中に５〜７ＭＶ／ｃｍのＢモード不良が発生
する。良質のゲート酸化膜の場合は耐圧が１０ＭＶ／ｃ
ｍ程度である。
チャネルドープを行なう際、チャネルドープ用のスルー
酸化膜に使われているＥＰＲＯＭのゲート酸化膜が形成
されてからチャネルドープが行われるまでに、三層ポリ
シリコンプロセスではポリシリコン膜のエッチング、酸
化膜のエッチング及びポリシリコン膜のエッチングの工
程があり、二層ポリシリコンプロセスにおいてはポリシ
リコン膜の堆積、リンガラスの堆積及びポリシリコン膜
のエッチングがある。そのため、ポリシリコン膜の堆積
からポリシリコン膜のエッチングにいたるまでの工程の
間に周辺部のチャネル領域の基板が受けたダメージは基
板に残ったままで後工程の周辺部のゲート酸化のときに
ゲート酸化膜中に取り込まれる。それにより欠陥構造を
反映したゲート酸化膜が成長することになり、ゲート酸
化膜耐圧の中に５〜７ＭＶ／ｃｍのＢモード不良が発生
する。良質のゲート酸化膜の場合は耐圧が１０ＭＶ／ｃ
ｍ程度である。
【０００６】周辺部のスルー酸化膜に使われるＥＰＲＯ
Ｍのゲート酸化膜は、前工程のポリシリコン膜のドライ
エッチングのオーバエッチング時間においては僅かでは
あるがエッチングされて膜減りする。ポリシリコンエッ
チレートの耐酸化膜選択比は通常６〜９であるので、ポ
リシリコン膜の１／６〜１／９程度が膜減りすることに
なる。したがって、スルー酸化膜の膜厚の面内均一性は
（形成時の面内均一性）＋（ポリシリコンエッチの耐酸
化膜選択比の面内均一性）＋（ポリシリコン層の膜厚の
均一性（オーバエッチ時間の場所によるばらつき））が
加算されたものとなり、極めて悪くなる。したがって、
チャネルドープ不純物の深さ方向のプロファイルがウエ
ハ面内でばらつき、しきい値もウエハ面内でばらつくこ
とになる。
Ｍのゲート酸化膜は、前工程のポリシリコン膜のドライ
エッチングのオーバエッチング時間においては僅かでは
あるがエッチングされて膜減りする。ポリシリコンエッ
チレートの耐酸化膜選択比は通常６〜９であるので、ポ
リシリコン膜の１／６〜１／９程度が膜減りすることに
なる。したがって、スルー酸化膜の膜厚の面内均一性は
（形成時の面内均一性）＋（ポリシリコンエッチの耐酸
化膜選択比の面内均一性）＋（ポリシリコン層の膜厚の
均一性（オーバエッチ時間の場所によるばらつき））が
加算されたものとなり、極めて悪くなる。したがって、
チャネルドープ不純物の深さ方向のプロファイルがウエ
ハ面内でばらつき、しきい値もウエハ面内でばらつくこ
とになる。
【０００７】これらの問題を解決するためには、周辺部
のチャネルドープの前に露出しているＥＰＲＯＭのゲー
ト酸化膜を除去し、改めて酸化を行なって膜厚が例えば
４００Å程度の酸化膜を形成し、その新たな酸化膜をス
ルー酸化膜としてチャネルドープを行ない、その後、そ
のスルー酸化膜を除去して新たに周辺部のゲート酸化膜
を形成すればよい。このように、前工程でダメージを受
けているチャネル領域部を酸化することにより、欠陥を
酸化膜中に取り込み、その後その酸化膜は除去して改め
てゲート酸化膜を形成するので、チャネル領域に欠陥は
なくなり、またゲート酸化膜も均一で絶縁体圧の高い良
質の酸化膜が得られる。新しくスルー酸化膜を均一に形
成することで、注入不純物の深さ方向のプロファイルも
均一に制御され、しきい値のウエル面内でのばらつきも
抑えられる。また、基板を注入のダメージから守ること
ができるという利点もある。
のチャネルドープの前に露出しているＥＰＲＯＭのゲー
ト酸化膜を除去し、改めて酸化を行なって膜厚が例えば
４００Å程度の酸化膜を形成し、その新たな酸化膜をス
ルー酸化膜としてチャネルドープを行ない、その後、そ
のスルー酸化膜を除去して新たに周辺部のゲート酸化膜
を形成すればよい。このように、前工程でダメージを受
けているチャネル領域部を酸化することにより、欠陥を
酸化膜中に取り込み、その後その酸化膜は除去して改め
てゲート酸化膜を形成するので、チャネル領域に欠陥は
なくなり、またゲート酸化膜も均一で絶縁体圧の高い良
質の酸化膜が得られる。新しくスルー酸化膜を均一に形
成することで、注入不純物の深さ方向のプロファイルも
均一に制御され、しきい値のウエル面内でのばらつきも
抑えられる。また、基板を注入のダメージから守ること
ができるという利点もある。
【０００８】しかし、このような、所謂チャネルドープ
のための犠牲酸化を行なうと、既に形成されたＥＰＲＯ
Ｍのフローティングゲートやコントロールゲートが酸化
されるため、図５に示されるようにフローティングゲー
ト８と基板２の間、フローティングゲート８とコントロ
ールゲート１２の間の酸化膜１０に酸化膜のバーズビー
クが食い込み、結果としてＥＰＲＯＭのドレイン端のゲ
ート酸化膜又はフローティングゲート８とコントロール
ゲート１２の間の酸化膜が厚くなり、縦方向電界が弱め
られて、オン電流の低下や書込み特性の劣化を引き起こ
す。
のための犠牲酸化を行なうと、既に形成されたＥＰＲＯ
Ｍのフローティングゲートやコントロールゲートが酸化
されるため、図５に示されるようにフローティングゲー
ト８と基板２の間、フローティングゲート８とコントロ
ールゲート１２の間の酸化膜１０に酸化膜のバーズビー
クが食い込み、結果としてＥＰＲＯＭのドレイン端のゲ
ート酸化膜又はフローティングゲート８とコントロール
ゲート１２の間の酸化膜が厚くなり、縦方向電界が弱め
られて、オン電流の低下や書込み特性の劣化を引き起こ
す。
【０００９】本発明は周辺部のゲート酸化膜の劣化やチ
ャネルドープ不純物の面内でのばらつきを抑え、かつＥ
ＰＲＯＭのスタックゲートでのバーズビークの発生によ
るオン電流の低下や書込み特性の劣化を防ぐことのでき
る製造方法を提供することを目的とするものである。
ャネルドープ不純物の面内でのばらつきを抑え、かつＥ
ＰＲＯＭのスタックゲートでのバーズビークの発生によ
るオン電流の低下や書込み特性の劣化を防ぐことのでき
る製造方法を提供することを目的とするものである。
【００１０】
【課題を解決するための手段】本発明では、周辺ＭＯＳ
トランジスタ部のしきい値制御のチャネルドープのイオ
ン注入を行なう前に、前工程で形成したメモリ部のゲー
ト酸化膜を周辺ＭＯＳトランジスタ部に残した状態で９
５０℃以上のドライ酸素雰囲気で酸化を行ない、この酸
化工程で形成された酸化膜と前記ゲート酸化膜とを合わ
せた酸化膜を通して周辺ＭＯＳトランジスタのチャネル
ドープを行ない、チャネルドープ後は露出している酸化
膜を除去し、改めて周辺トランジスタ部のゲート酸化膜
を形成する。
トランジスタ部のしきい値制御のチャネルドープのイオ
ン注入を行なう前に、前工程で形成したメモリ部のゲー
ト酸化膜を周辺ＭＯＳトランジスタ部に残した状態で９
５０℃以上のドライ酸素雰囲気で酸化を行ない、この酸
化工程で形成された酸化膜と前記ゲート酸化膜とを合わ
せた酸化膜を通して周辺ＭＯＳトランジスタのチャネル
ドープを行ない、チャネルドープ後は露出している酸化
膜を除去し、改めて周辺トランジスタ部のゲート酸化膜
を形成する。
【００１１】本発明を三層ポリシリコンプロセスに適用
する場合は、ＦＡＭＯＳメモリ部のゲート酸化膜及びそ
の上のＦＡＭＯＳ用スタックゲート電極を形成した後、
写真製版によりＦＡＭＯＳメモリ部に開口を有するレジ
ストパターンを形成し、ＦＡＭＯＳメモリ部のソース・
ドレイン領域上のゲート酸化膜を除去した後、そのＦＡ
ＭＯＳメモリ部のソース・ドレイン領域に不純物注入を
行ない、その後に９５０℃以上のドライ酸素雰囲気での
酸化を行ない、周辺ＭＯＳトランジスタ部での前記ゲー
ト酸化膜と前記ドライ酸素雰囲気での酸化による酸化膜
とを通して周辺ＭＯＳトランジスタ部のチャネルドープ
を行なう。
する場合は、ＦＡＭＯＳメモリ部のゲート酸化膜及びそ
の上のＦＡＭＯＳ用スタックゲート電極を形成した後、
写真製版によりＦＡＭＯＳメモリ部に開口を有するレジ
ストパターンを形成し、ＦＡＭＯＳメモリ部のソース・
ドレイン領域上のゲート酸化膜を除去した後、そのＦＡ
ＭＯＳメモリ部のソース・ドレイン領域に不純物注入を
行ない、その後に９５０℃以上のドライ酸素雰囲気での
酸化を行ない、周辺ＭＯＳトランジスタ部での前記ゲー
ト酸化膜と前記ドライ酸素雰囲気での酸化による酸化膜
とを通して周辺ＭＯＳトランジスタ部のチャネルドープ
を行なう。
【００１２】
【実施例】図１は本発明を三層ポリシリコンプロセスの
製造方法に適用した実施例を表わしたものである。図の
左側はメモリトランジスタ部、右側は周辺部であり、周
辺部には例えばＣＭＯＳが形成される。 （Ａ）シリコン基板２にフィールド酸化膜４、膜厚が約
３００Åのゲート酸化膜６を形成し、その上に膜厚が約
２０００Åの１層目ポリシリコン膜、その上に膜厚が約
４００Åの層間酸化膜１０、さらにその上に２層目の膜
厚が約３０００Åのポリシリコン膜を形成し、写真製版
とエッチングによりパターン化を施してフローティング
ゲート８、層間膜１０及びコントロールゲート１２を形
成する。 （Ｂ）写真製版によりＥＰＲＯＭ部に開口を有するレジ
ストパターン３０を形成し、ＥＰＲＯＭ部で露出してい
るゲート酸化膜６を除去した後、ＥＰＲＯＭのソース・
ドレイン領域に不純物を注入する。不純物は例えばＮ型
不純物の砒素であり、注入エネルギーは約５０ＫｅＶで
注入量は６×１０１５／ｃｍ３程度である。 （Ｃ）レジスト３０を除去した後、ソース・ドレイン領
域３２，３４のドライブ熱処理をドライ酸素雰囲気中で
行なう。このときの条件は、例えば９５０℃で５０分で
あり、雰囲気はＯ２が９０００ｃｃ／分、Ｎ２が１８０
００ｃｃ／分２、ＨＣｌが５００ｃｃ／分である。この
熱処理によりＥＰＲＯＭのソース・ドレイン領域３２，
３４が活性化されるとともに、ソース・ドレイン領域３
２，３４上には約４５０Åの酸化膜３６が形成され、基
板上には約１５０Åの酸化膜が形成されて前に残ってい
たＥＰＲＯＭ用のゲート酸化膜６の上にも酸化膜が形成
されて合計膜厚が約４５０Åの酸化膜になる。これは、
酸化膜の薄い部分には酸素原子が多く入り込み、厚い部
分には酸素原子はなかなか入り込まないので、全体にほ
ぼ均一な膜厚の酸化膜３６となるのである。 （Ｄ）酸化膜３６をスルー酸化膜として周辺部にチャネ
ルドープのポロン注入を行なう。注入エネルギーは３０
ＫｅＶで、注入量は１０１２／ｃｍ３程度である。 （Ｅ）その後、スルー酸化膜３６を除去した後、周辺部
に改めてゲート酸化膜３８を形成し、ポリシリコン膜堆
積、リンガラス堆積、リンガラス除去及びポリシリコン
膜のパターン化によって周辺部のゲート電極１６を形成
する。
製造方法に適用した実施例を表わしたものである。図の
左側はメモリトランジスタ部、右側は周辺部であり、周
辺部には例えばＣＭＯＳが形成される。 （Ａ）シリコン基板２にフィールド酸化膜４、膜厚が約
３００Åのゲート酸化膜６を形成し、その上に膜厚が約
２０００Åの１層目ポリシリコン膜、その上に膜厚が約
４００Åの層間酸化膜１０、さらにその上に２層目の膜
厚が約３０００Åのポリシリコン膜を形成し、写真製版
とエッチングによりパターン化を施してフローティング
ゲート８、層間膜１０及びコントロールゲート１２を形
成する。 （Ｂ）写真製版によりＥＰＲＯＭ部に開口を有するレジ
ストパターン３０を形成し、ＥＰＲＯＭ部で露出してい
るゲート酸化膜６を除去した後、ＥＰＲＯＭのソース・
ドレイン領域に不純物を注入する。不純物は例えばＮ型
不純物の砒素であり、注入エネルギーは約５０ＫｅＶで
注入量は６×１０１５／ｃｍ３程度である。 （Ｃ）レジスト３０を除去した後、ソース・ドレイン領
域３２，３４のドライブ熱処理をドライ酸素雰囲気中で
行なう。このときの条件は、例えば９５０℃で５０分で
あり、雰囲気はＯ２が９０００ｃｃ／分、Ｎ２が１８０
００ｃｃ／分２、ＨＣｌが５００ｃｃ／分である。この
熱処理によりＥＰＲＯＭのソース・ドレイン領域３２，
３４が活性化されるとともに、ソース・ドレイン領域３
２，３４上には約４５０Åの酸化膜３６が形成され、基
板上には約１５０Åの酸化膜が形成されて前に残ってい
たＥＰＲＯＭ用のゲート酸化膜６の上にも酸化膜が形成
されて合計膜厚が約４５０Åの酸化膜になる。これは、
酸化膜の薄い部分には酸素原子が多く入り込み、厚い部
分には酸素原子はなかなか入り込まないので、全体にほ
ぼ均一な膜厚の酸化膜３６となるのである。 （Ｄ）酸化膜３６をスルー酸化膜として周辺部にチャネ
ルドープのポロン注入を行なう。注入エネルギーは３０
ＫｅＶで、注入量は１０１２／ｃｍ３程度である。 （Ｅ）その後、スルー酸化膜３６を除去した後、周辺部
に改めてゲート酸化膜３８を形成し、ポリシリコン膜堆
積、リンガラス堆積、リンガラス除去及びポリシリコン
膜のパターン化によって周辺部のゲート電極１６を形成
する。
【００１３】図２は二層ポリシリコンプロセスに本発明
を適用した実施例を表わしている。 （Ａ）シリコン基板２にフィールド酸化膜４、ゲート酸
化膜６及びフローティングゲート８を形成する。 （Ｂ）９５０℃以上の高温ドライ酸素雰囲気で酸化する
ことにより、古いＥＰＲＯＭゲート酸化膜の薄い部分を
補って均一な膜質のスルー酸化膜３６が形成される。 （Ｃ）この酸化膜３６をスルー酸化膜として周辺部のチ
ャネルドープを行なう。チャネルドープの条件は図１と
同じである。 （Ｄ）そのスルー酸化膜３６を除去した後、周辺部のゲ
ート酸化膜３８を形成し、２層目のポリシリコン膜を堆
積し、リン導入により低抵抗化した後、そのポリシリコ
ン膜のパターン化により周辺部のゲート電極１６、ＥＰ
ＲＯＭのコントロールゲート１２を形成する。
を適用した実施例を表わしている。 （Ａ）シリコン基板２にフィールド酸化膜４、ゲート酸
化膜６及びフローティングゲート８を形成する。 （Ｂ）９５０℃以上の高温ドライ酸素雰囲気で酸化する
ことにより、古いＥＰＲＯＭゲート酸化膜の薄い部分を
補って均一な膜質のスルー酸化膜３６が形成される。 （Ｃ）この酸化膜３６をスルー酸化膜として周辺部のチ
ャネルドープを行なう。チャネルドープの条件は図１と
同じである。 （Ｄ）そのスルー酸化膜３６を除去した後、周辺部のゲ
ート酸化膜３８を形成し、２層目のポリシリコン膜を堆
積し、リン導入により低抵抗化した後、そのポリシリコ
ン膜のパターン化により周辺部のゲート電極１６、ＥＰ
ＲＯＭのコントロールゲート１２を形成する。
【００１４】
【発明の効果】本発明の方法によればＥＰＲＯＭの基板
とフローティングゲート間、及びフローティングゲート
とコントロールゲートの間の酸化膜にバースビークを食
い込ませることなく、膜厚が均一で、しかも基板表面の
ダメージ層を取り込んだチャネルドープ用のスルー酸化
膜を形成することができるので、ＥＰＲＯＭ特性を劣化
させることなく、周辺部のゲート酸化膜の絶縁耐圧特性
を向上させ、しきい値電圧のウエル面内ばらつきも抑え
ることができる。本発明をオンチップＥＰＲＯＭの三層
ポリシリコンプロセスに適用すれば、ＥＰＲＯＭソース
・ドレインのドライブ及び不純物活性化と、周辺部のス
ルー酸化膜の形成が同時に行なえるので、工程を短縮す
ることができる。
とフローティングゲート間、及びフローティングゲート
とコントロールゲートの間の酸化膜にバースビークを食
い込ませることなく、膜厚が均一で、しかも基板表面の
ダメージ層を取り込んだチャネルドープ用のスルー酸化
膜を形成することができるので、ＥＰＲＯＭ特性を劣化
させることなく、周辺部のゲート酸化膜の絶縁耐圧特性
を向上させ、しきい値電圧のウエル面内ばらつきも抑え
ることができる。本発明をオンチップＥＰＲＯＭの三層
ポリシリコンプロセスに適用すれば、ＥＰＲＯＭソース
・ドレインのドライブ及び不純物活性化と、周辺部のス
ルー酸化膜の形成が同時に行なえるので、工程を短縮す
ることができる。
【図１】本発明を三層ポリシリコンプロセスに適用した
実施例を示す工程断面図である。
実施例を示す工程断面図である。
【図２】本発明を二層ポリシリコンプロセスに適用した
実施例を示す工程断面図である。
実施例を示す工程断面図である。
【図３】従来の三層ポリシリコンプロセスを示す工程断
面図である。
面図である。
【図４】従来の二層ポリシリコンプロセスを示す工程断
面図である。
面図である。
【図５】犠牲酸化による問題点を示す部分断面図である
。
。
２ シリコン基板
６ ゲート酸化膜
８ フローティングゲート１０
層間酸化膜 １２ コントロールゲート１６
周辺部のゲート電極３２，３４ ＥＰＲＯＭ
のソース・ドレイン領域３６ スルー酸
化膜
層間酸化膜 １２ コントロールゲート１６
周辺部のゲート電極３２，３４ ＥＰＲＯＭ
のソース・ドレイン領域３６ スルー酸
化膜
Claims (2)
- 【請求項１】 ＦＡＭＯＳメモリ部と周辺ＭＯＳトラ
ンジスタ部を含む半導体装置の製造方法において、周辺
ＭＯＳトランジスタ部のしきい値制御のチャネルドープ
のイオン注入を行なう前に、前工程で形成したメモリ部
のゲート酸化膜を周辺ＭＯＳトランジスタ部に残した状
態で９５０℃以上のドライ酸素雰囲気で酸化を行ない、
この酸化工程で形成された酸化膜と前記ゲート酸化膜と
を合わせた酸化膜を通して周辺ＭＯＳトランジスタのチ
ャネルドープを行ない、チャネルドープ後は露出してい
る酸化膜を除去し、改めて周辺トランジスタ部のゲート
酸化膜を形成する工程を含む半導体装置の製造方法。 - 【請求項２】 三層ポリシリコンプロセスであって、
ＦＡＭＯＳメモリ部のゲート酸化膜及びその上のＦＡＭ
ＯＳ用スタックゲート電極を形成した後、写真製版によ
りＦＡＭＯＳメモリ部に開口を有するレジストパターン
を形成し、ＦＡＭＯＳメモリ部のソース・ドレイン領域
上のゲート酸化膜を除去した後、そのＦＡＭＯＳメモリ
部のソース・ドレイン領域に不純物注入を行ない、その
後に９５０℃以上のドライ酸素雰囲気での酸化を行ない
、周辺ＭＯＳトランジスタ部での前記ゲート酸化膜と前
記ドライ酸素雰囲気での酸化による酸化膜とを通して周
辺ＭＯＳトランジスタ部のチャネルドープを行なう請求
項１に記載の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP03091376A JP3107848B2 (ja) | 1991-03-28 | 1991-03-28 | 不揮発性メモリを含む半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP03091376A JP3107848B2 (ja) | 1991-03-28 | 1991-03-28 | 不揮発性メモリを含む半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04302174A true JPH04302174A (ja) | 1992-10-26 |
| JP3107848B2 JP3107848B2 (ja) | 2000-11-13 |
Family
ID=14024657
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP03091376A Expired - Fee Related JP3107848B2 (ja) | 1991-03-28 | 1991-03-28 | 不揮発性メモリを含む半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3107848B2 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| Publication number | Priority date | Publication date | Assignee | Title |
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1991
- 1991-03-28 JP JP03091376A patent/JP3107848B2/ja not_active Expired - Fee Related
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