JPS6068658A - 半導体装置の製造方法 - Google Patents

半導体装置の製造方法

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JPS6068658A
JPS6068658A JP58177259A JP17725983A JPS6068658A JP S6068658 A JPS6068658 A JP S6068658A JP 58177259 A JP58177259 A JP 58177259A JP 17725983 A JP17725983 A JP 17725983A JP S6068658 A JPS6068658 A JP S6068658A
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capacitor
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Yoshihiro Oshikawa
押川　圭宏
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （ＩＬ）　発明の技術分野 本発明は半導体装置の製造方法に係り、特にゲート酸化
膜若しく虹キャパシタ用酸化膜を形成した後、これら酸
化膜の下部に不純物２９人領域を形成する方法に関する
。
（ｂ）　技術の背景 第１図は通常のＭＩＳ）ランジスタの断面を模式的に表
わしたもので、図中１は半導体基板、２は分離酸化膜、
３はゲート酸化膜、４は多結晶シリコン（ポリＳｔ）ゲ
ート電４Ｌ５Ｕソース領域、６社ドレインｉＩ域、７は
閾値電圧（Ｖｔｈ）調節用不純物棉入領域を示している
。
又第２図１ｉ屯気的書込み及び消去が■」能なぐ／ｅ　
ＩＪＪし専用メモＩＪ　（ＥＥＦＲＯＭ’）素子のｌｊ
ｉ’ｉ面を４％式的に表わしたもので、図中１は半Ｎ）
体Ａ（板、２は分離酸化膜、５はソース頓緘８．６はド
レイン領域、８は第１のゲート酸化膜、９はトンネルゲ
ート酸化膜、１０はポリシリコンよりなるノローティン
グゲート成極、Ｊ］は第２のゲート酸化膜、１２はコン
トロールゲート成極、１３は′屯化工注入除去用不鈍物
導入舶域を示している。
ぞし−〔又第３図はタイナミックＲＡＭ（ＨＩＣ構造）
素子の断面を模式的に表わしたもので、図中１は半導体
基板、２は分離酸化膜、３はゲート酸化膜、４ｆｄポリ
Ｓ１ゲート電極、５は基板と反対導亀型のソース、治炉
、６は基板と反対導電型のドレイン旬域、１４はキャパ
シタ用酸化膜、１５けポリＳｉ、Ｌ’りなるキャパシタ
？Ｍ極、１６は基板と同導′Ｍｊ７型の高ｉ３Ｎ緩不純
物導入領域、１７は基板と反対／ｉ←１１型の不紳物導
入’＋ｆｌ’！域を示している。
通常のＰ、Ｉ　Ｉ　Ｓ　トランジスタに於て、その閾値
屯Ｈ−（Ｖｔｈｌを調節するためにゲーＨ１，極の下部
にｄφ゛ける不純物導入領域（第１図の７　’）　、Ｅ
ＥＰＲＯＭに於てトンネルゲートのＦ部に設ける電荷注
入除去用の不４１＋１拗導入領域（弔２図の］３）、成
るいはクイナミンクＲＡ　Ｍに於てキャパシタ電極の下
部に′６気として接倉容槍全形成ブるｆｃめに設ける不
用ｉ’ｈ導入ぼ１城（第３図の１６及び１７）等は、半
：ｊ’ｊ−１本基１反上にゲート酸化膜若しくはキャパ
シタ用酸化）模を形成した汝、これら酸化膜を通して半
導体系板面に不純換金イメン注入することによって形成
される。
これらの不純物導入領域がゲート酸化層成るいはキャパ
シタ用酸化膜を設けるｉｉ］に形成されないσ）は次の
理由による。即ち該不純物導入領域を上記酸化膜形成前
（ζ予め形成し、熱酸化を行って該不純物導入領域上に
上記酸化膜を形成、シた際には該不純物導入領域に導入
されている不純物が硼素（Ｂ）である場合、咳Ｂが酸化
膜内に取り込まれて該不純物導入領域の表面濃１１ｊが
低下しくパイルダウンと呼ばれる）、導入されている不
純物かりん（Ｐ）若しくはひ素（Ａａ）である場合、該
Ｐ若しくは八８が酸化膜に押しやられて該不純物導入領
域の表面＃度が上昇しくパイルアップと呼ばれる）、こ
れ等の現象によって、トランジスタに於けるｖｔｈ。
ＥＥＰＲＯＭに於ける′ｄ荷注入量及び書込み消去速度
、ダイナミックＲＡＭに於けるキャパシタ容量等が変！
ｔｌＩする（ばらつく）という問題があるからである。
（ｃｌ　従来技術と問題点 と記理由により前記不純物導入惺（域は、ゲート酸化膜
、トンネルゲート酸化脱酸るいはキャパシタ用酸化膜と
して機能する薄い酸化膜の熱酸化法による形成を終って
から該薄い酸化膜を通して所噂の不純物をイオン注入す
ることによって形成されるが、従来＋−１：該不純物の
イオン注入を該薄い酸イい６上から）１２０行っていた
。そのためイオン注入に除してレジストマスクから叩き
出される不純物による汚染、レジストマスクを除去する
際の化学薬品による汚染及び溶解等によって該薄い酸化
膜の品質の低ド及び膜部の減少等を招き、前記デバイス
の性ＩＰが１氏下するという問題があっブヒ。
（ｄｌ　発明の目的 本発明Ｑ、！：、−ヒ記ゲート若しくはキャパシタ等と
して侵能する酸化膜の品１１１を４ｔｌうことなく、そ
のＦ部に不純物導入領域全形成する方法を（Ｉ供するも
の゛（あり、−ピの目的とするところはＭＩＳ）ランジ
スタ、ｇｌ！、ＦＲＯＭ、グイナミノク■ζＡＭ等の半
導体装（ｉ−ｔの製造歩留り　４＜ｐ曲及び信頼性を向
上せ１、めるにある。
（ｅ）　発明の４’ｔ’を成 即ち本発明は半導体装置の製造方法に於て、半導体基板
上に絶縁膜を形成し、該絶縁膜丘に第１の−（夕材料層
を形Ｉｙｌし、該１＜ｉの′−電極材料層び該絶縁膜を
曲して半導体基板面にイオン注入手段を用いて選択的に
不純物を導入し、該第１の電極材料層上に〜Ｉ２の電極
材料層を形成し、該第２及び第１の電極羽料層を選択エ
ツチングして該不純物導入領域上に該カ！１及び２ば２
の電極材料層よシなり該絶縁膜を下部に有する電極パタ
ーンを形成する工程を有することを特徴とする。
（ｆ）　発明の実施例 以下、本発明をＭ　ＯＳ　Ｍ’を造のダイナミックＲＡ
Ｍを形成する際の一実施例について、第４図（イ）乃至
休）に示す工程酢１面図を参照して砦、明する。
第４図（イ）参照 例えば比抵抗１０〔Ω−ＣＩ＋〕程度のｐ４ｊシリコン
（Ｓｉ　）基板２１を用い、通常の工程に従って窒化シ
リコン（ＳｉｓＮ４）膜（図示せず）全上記ＲＡ　Ｍ素
子形成領域−ヒに設け、該５ｉｓＮ４膜をマスクにして
硼素（Ｂ）をイオン注入しくドーズ量２Ｘ　１０　”ｉ
：ａｔｍ／　ｃＪ　〕程度）、次いでＳｉ３Ｎ４膜をマ
スクにして選択酸化を行った後５ｉａｌ’％膜を除去し
、該ｐ型Ｓｉ基板２１の表面にｐ型チャネルカット領域
２２を下部に有するフィールド酸化膜２３によって分離
されたＲＡＭ素子形成領域２４を表出せ１７める。
第４１’Ｓ！ｌ（ロ）参照 次いで通常の熱酸化法によりＲＡＭ素子形成領域２４に
表出するＳｉ基板２１而にＨさ例えば、１５０〜３００
［Ａ’）程度のキャパシタ用酸化膜２５を形成する。
第４１′４（ハ）参照 仄いて通常の化学気相成長法により該キャパシタ用酸化
膜２５上を含む該基板ヒに厚さ例えば、５（）０〜７（
１０（Ａ″１１程度１の多結晶シリコン（ポリＳｔ）層
２６全形成する。
第４図に）参照 次いで通常のフォトプロセスを用い＃　ＲＡ　Ｍ　素子
形成１Ｉｉｌ域２４上にキャパシタ形成領域２７の上部
を選択的に表出する開孔をイ〒する第１のレジスト膜２
８を形成し、該レジスト膜２８をマスクにし、第１のポ
リＳｉ層２６及びキャパシタ用酸化膜２５全通して選択
的に先ず硼素（Ｂ）をイオン注入し、次いでひ素＜Ａｓ
　）を前記硼素（１３＋より高濃度に旧つ渉くイオン注
入する。各々のイオン注入条件は、例えば硼素（Ｂ）が
加速エネルギー２００（ＫｅＶ）。
ドーズ−Ｊｌ　ｌｘ　１０　”［ａｔｍ／　ｃｄ　１程
度で、ひ素（Ａ１１）が加速エネルギー１５０〔ＫｅＶ
〕、ドーズ１５Ｘ１０”［ａｔｍ／”１８ｅである。該
イオン注入に於て、注入面にμレジスト及びその変質物
からなる図示しない汚染物質が被着するが、キャパシタ
用酸化膜２５は注入面に露出していないので汚染される
ことはない。又レジスト膜２８の一ヒ面にはイオンの衝
撃により図示しない変質層が形成される。なお図中２＜
ｌｊ硼素（Ｂ）導入＜ｉｎ域、３ｏけひ素（Ａｓ）導入
領域、Ｂ＋は硼素イオン、ＡｌＩ３社ひ素イオンを示す
０ 第４図（ホ）参照 次いで第１のレジスト膜２８全除去する□この際通常の
酸素（０２）プラズマによるアッシングでは前記変仙層
が除去し切れないので、ふっ酸（ＨＦ）等によるウェッ
ト処理が併用される。しかし前記キャパシタ用酸化膜２
５ｉ−１Ｐ出【７ていないので、汚染されたり膜厚が減
少１〜ｆ：、すすることがない。
次いで通常の化学気相成長法を用い第１のポリ５１Ｍ２
６ｈに、電極とするのに不足している厚さに相当する例
えば３０００〜４０００　ＣＡ、　１程度の厚さの第２
のポリＳｉ層３１を・形成する。そして該第２のポリＳ
ｉ層３１を低抵抗化するため、りん（Ｐ）冴の不紳物導
入を行う。
第４図（へ）参照 次いで通常のフォトプロセスにより該第２のポリＳｉ＃
３１　トに、前ｔピひ素（Ａｓ）４人領域３゜の真上の
部分及びそれに神らなるフィールド酸化ｙ、ｔ５２３　
、にの一部を作う第２のレジスト膜３２を形成し、次い
で該レジスト膜３２をマスクにしてリアクティブイオン
エツチング（ＲＩＥ）ｆＰ９のエツチング手段により、
表出している領域の第２のポリＳｉ層３１．ｔ（ｒ、Ｉ
のポリＳｉ層３２及びキャパシタ用ｒｎ化仏２５をｌｌ
ｌｌｉ次除去する。該ＲＩＥ手段に於てポリＳｉ層に対
しては、例えば四ふり化炭素（ＣＦ４　）　＋　（−）
、が、キャパシタ用酸化膜に対し、てに三ふっ化メタン
（ＣＨＦ’ｑ）がそれぞれエツチング手段として用られ
る。又エゾチング・ガス圧に通常面り０．０１〜０．１
　［Ｔｏｒｒ）程度に調節され、高周波パワーは通常通
り０．２〜０．３　［Ｗ／ｃｌ　）程度に設定される。
第４１矧（ト）参照 次いで通常のアッシング手段により第２のレジスト膜３
２を除去し、ひ素（Ａｓ　）４人領域（活性化された時
点でｎ＋型領領域なる）３０と硼素（Ｂ）導入領域（活
性化された時点でｐ＋型賃貸１域々る）２９との間に形
成される接合と、その上部のキャパシタ用酸化膜２５と
更にその上部の第１．第２のポリＳｉ層２６．３１より
なるポリＳ１キヤパシタ電極３３とによって構成される
Ｈ　Ｉ　Ｃ構造のキャパシタが完成する。
以後、従来の方法に従って製造工程が進められる０ 第４図（ト）参照 即ち、先ず表出１）早、Ｓｉ基板２１而に通常の熱酸化
法により厚さ例えば３００−５００　ＣＡ’）程度のゲ
ート酸化膜３４を形成する。この際ポＩＪ　Ｓ　ｉキャ
パシタ電極３３の表ηｆにも紀２のト２化膜３５が形成
される。次いで化￥気相成長法によシ該基板上に）７さ
例えば４０００〜５０００［入〕程度の第３のポリＳｉ
層を形成し、次いで不純物を導入して該第３のポリＳ＋
層に導′亀性を付Ｈした後、フォトリソグラフィ技術に
より＃第３のポリＳｉ層のノ・ターニングを行い、Ｉ）
ｉｉ記ゲート酸化膜３４上にポリＳｔゲート電極３６ケ
形成する。
すＳＸ井ヤパシタ′電、４ｆｉ３３ヲマスクにし、表出
しているゲート酸化膜３４を通してｐ型Ｓ１基板２１面
に１１％　％１度にひ素（Ａｓ）をイオン注入し、所定
のアニール処理を施してｎ″−型ノース領域３７及び副
型ドレイン和」ｊ成３８奢形６ｙする○又この際目１３
記キャパシタ部の（ｌ１１＋１翠導入領ｊ（Ｑ　２９及
びひ素導入領域３０は活性化され、それぞれｐ＋　ｊｌ
ｉＱ及びｎ＋型となる・第４図（２））参照 次いで化学気Ａ１１成畏法により該基板上にりん珪酸ガ
ラス等の絶ｔ−イ」約３９が形成され、フォトリソグラ
フィ技術により該絶縁膜、う９及び前記ゲート酸化＋Ｉ
＠　３４　、第２のｈｚ化膜３５に電極窓が形成され、
例えばアルミニウム層の蒸り又はスノ（ツタリング、フ
ォトリソグラフィ技術による該アルミニウム層のバター
ニングの工程を経て、該絶縁膜３９上に電極窓を介して
ドレイン領域３８．グーｌ−電極３６．キャパシタ電極
３３にそれぞれ孔−続するアルミニウム配線４０が形成
される。なおゲート電憧３６及びキャパシタ′電極３３
とアルミニウム配線４０との接続は他の領域でなされる
ので図示してない。
そして以後図示しない表面保調絶縁膜の形成等がなされ
て本発明の製造方法に係るダイナミックＲＡ　Ｍが完成
する。
以−ヒ、ｌト発明の方法をダイナミックＲＡ　Ｍの製造
工程を用いて説明したが、本発明の方法は通常のＭＯＳ
）ランジスタやｇｇｐＲｏＭを形成する際にも適用でき
る。Ｕｌｌち通嵩のＭＯＳ）ランジスタに於てケート酸
化膜全形成した後行われるｖｔｈ調節用の不純物の導入
は、該ゲート酸化膜上に第１のポリＳｉ層を載設してか
ら行え（ζま良い。又ＥＥＰＲＯＭに於てトンネル酸化
膜を形成した後、その下部に重荷注入用の不純物導入領
域を形成するための不純物の導入は、該トンネル酸化膜
上に第１のポリ８１層金形成してから行えば良い。
なおＭＩＳ構造の半導体装置ｆ：製造する際、ゲート絶
縁ト、トン坏ル絶は膜、キャパシタが・５縁膜４φを化
学気相ＩＩｋ長法で形成した後、該絶、縁膜全通してｉ
４択的にイオン注入全行い、不純物導入領域の淵度プロ
ファイル全制御することが良くあるが、このような場合
選択イオン注入のマスクに用いたレジス）Ｉ摸を除去す
る際、上記ＥＲ膜の劣化を生ずる。本５Ｆ３明の方法は
前Ｎｔ火励例に示した熱酸化膜の劣化を防止する場合に
限らず、上記のような４１１！造工程に於て化鮎気相成
長法で形成した例えば二酸化シリコン（ＳｉＯｘ）、窒
化シリコン（Ｓｉ３Ｎ４）その他の絶縁膜の劣化を防止
する際にも有効である０ 又電極月利層は前記多結晶Ｓｉに限らず高融点金属、高
融点金趙珪化物等高融点の電極材料であれば良く、且つ
＾ｔ１の電極月利層と第２の電極月利層は必ずしも同一
の材ネ・Ｅでなくても良い。
（ｇ）　発明の詳細 な説明したように本発明によれば、ゲート絶縁膜、トン
ネル絶縁膜、キャパシタ絶縁膜等を形成した後に、レジ
スト膜をマスクにしこれら絶縁膜を通して選択的に不純
物をイオン注入する工程を有するＭＩＳ型半導体装置の
製造工程に於て、上記レジストマスクを除去する際の上
記絶縁膜の汚染や劣化が防止される。
従って本発明によれば１ｖｌＩｓ型論理回路、ＥＥＰＩ
ζＯＭ、ダイナミックＲＡＭ等の製造歩留まり。
性能及び信頼性が向上する。
【図面の簡単な説明】
第１図はｉＶｉ　Ｉ　Ｓ　トランジスタの模式断面図、
第２図はＥｆ２ＦＲＯＭの模式断面図、第３図はダイナ
ミックＲＡ　Ｍの模式断面図で、第４図（イ）乃至シ）
は本発明の方法の一実施例に於ける工程断面図であるＯ 図に於て、２１はｐ型シリコン基板、２５はキャパシタ
用酸化膜、２６は第１の多結晶シリコン層、２８．３２
はレジスト膜、２９は硼素導入領域、３０はひ未導入領
域、３１は第２の多結晶シリコン層、３３ｉ多結晶シリ
コン・キャパシタ電（ｉ、Ｂは硼素イオン、Ａｓ＋はひ
素イオンを示す。 第　１　図 第　２　層 ２ 第　３　図 第　４　図 男　４　図 手続補正書輸発） Ｉｌ、’！　ａｌ　８９．１ｏ、、ｒｌＴｈ＄　１４特
許庁長官殿 １゛ＩＩイ′１のノ！小 昭用タフ’　１：　１１．１″１窄Ｉ３／’／７２ぐり
壮２発明・・〕名ｆ３、半導体装置の製造方法３　浦＋
ｌ：　ｎ−する名 ・Ｂ　Ｉ’＋□−の閏ＩＫ　１冒’ｌ’！ｌ暫「１人１
１ｔ・ハ　神金用１％ｌ用妃司１中ハ、−１×１・１・
］１１中１０１５ｆｆｉ地（５２２）　’１．　！：ｌ
、’Ｊ：’ａ　、ｌ：コ１１株式会社４　代　理　Ａ　
＋１１・！１　伸べ川り、１川−１−１山中１３１喀Ｉ
メＩ１１・Ｉｌｌ中１０１５吊地富１：通株式会社内 （１）明細書の特許請求の範囲を下記の通り補正する。 「半導体基板上に絶縁膜を形成し、該絶縁膜上に電極材
料層を形成し、該電極材料層及び該絶縁膜を通して半導
体基板面にイオン注入手段を用いて不純物を導入した後
、該電極材料層上に更に電選択エツチングして該不純物
導入領域上に該電極材料層よりなり該絶縁膜を下部に有
する電極パターンを形成する工程を有することを特徴と
する半導体装置の製造方法。」

Claims (1)

    【特許請求の範囲】
  1. 半導体４を板上に絶縁膜を形成し、該絶紗膜上に第１の
    電極利料層を形成し、該第１０゛這極材料層及び該絶縁
    膜を通して半導体基板ｍｌにイオン注入手段を用いて選
    択的に不純物を導入し、該第１の電極材料層上に第２の
    電極材料Ｗ！全形成し、該第２及び第１の電極材料層を
    選択−ｎ　７チングして該不純物四入頓城北に該第１及
    び第２のｍ極材料層よりなり該絶縁膜をＦ部に有する電
    極パターンを形Ｊｊｉする工程を有することを特徴とす
    る半導体装置の製１や、方法。
JP58177259A 1983-09-26 1983-09-26 半導体装置の製造方法 Pending JPS6068658A (ja)

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