JPH04302445A - 半導体素子の実装構造 - Google Patents
半導体素子の実装構造Info
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- JPH04302445A JPH04302445A JP3089013A JP8901391A JPH04302445A JP H04302445 A JPH04302445 A JP H04302445A JP 3089013 A JP3089013 A JP 3089013A JP 8901391 A JP8901391 A JP 8901391A JP H04302445 A JPH04302445 A JP H04302445A
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- semiconductor element
- glass substrate
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- conductive film
- anisotropic conductive
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- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K1/00—Printed circuits
- H05K1/02—Details
- H05K1/0266—Marks, test patterns or identification means
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- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K3/00—Apparatus or processes for manufacturing printed circuits
- H05K3/30—Assembling printed circuits with electric components, e.g. with resistors
- H05K3/32—Assembling printed circuits with electric components, e.g. with resistors electrically connecting electric components or wires to printed circuits
- H05K3/321—Assembling printed circuits with electric components, e.g. with resistors electrically connecting electric components or wires to printed circuits by conductive adhesives
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W72/00—Interconnections or connectors in packages
- H10W72/071—Connecting or disconnecting
- H10W72/072—Connecting or disconnecting of bump connectors
- H10W72/07251—Connecting or disconnecting of bump connectors characterised by changes in properties of the bump connectors during connecting
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
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- H10W72/073—Connecting or disconnecting of die-attach connectors
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W72/00—Interconnections or connectors in packages
- H10W72/20—Bump connectors, e.g. solder bumps or copper pillars; Dummy bumps; Thermal bumps
Landscapes
- Wire Bonding (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】この発明は、フリップチップ方式
のボンディングによる半導体素子の実装構造に関する。
のボンディングによる半導体素子の実装構造に関する。
【０００２】
【従来の技術】例えば、液晶表示板に駆動用ＩＣを取り
付ける際には、ＴＡＢ−ＩＣ（駆動用ＩＣをキャリアテ
ープに実装してなるＴＡＢ製品）のアウタリードと液晶
ガラス基板（以下ガラス基板と称する）の配線パターン
とを異方性導電膜を用いて接続するということが行われ
ている。
付ける際には、ＴＡＢ−ＩＣ（駆動用ＩＣをキャリアテ
ープに実装してなるＴＡＢ製品）のアウタリードと液晶
ガラス基板（以下ガラス基板と称する）の配線パターン
とを異方性導電膜を用いて接続するということが行われ
ている。
【０００３】この異方性導電膜は微細な導電粒子を均一
に分散させたフィルム状の熱硬化性の接着剤であって、
加熱加圧されることによって対向するアウタリードと配
線パターンとを電気的に接続しかつ上記ＴＡＢ製品を上
記ガラス基板に固定することができる。
に分散させたフィルム状の熱硬化性の接着剤であって、
加熱加圧されることによって対向するアウタリードと配
線パターンとを電気的に接続しかつ上記ＴＡＢ製品を上
記ガラス基板に固定することができる。
【０００４】ところが、近年、液晶表示板の高細密化の
要求から、ＴＡＢ製品を用いずに、半導体素子の電極と
ガラス基板の配線パターンとを直接接続するということ
が考えられている。このような実装方式をフリップチッ
プ方式という。
要求から、ＴＡＢ製品を用いずに、半導体素子の電極と
ガラス基板の配線パターンとを直接接続するということ
が考えられている。このような実装方式をフリップチッ
プ方式という。
【０００５】このフリップチップ方式を図５〜図７を参
照して詳しく説明する。図６（ａ）に示すように、半導
体素子１の素子形成面にはバンプ３（突起電極）が形成
されている。さらに、この半導体素子１は素子形成面１
ａを下方に向けた状態でボンディングヘッド４の加圧面
４ａに保持され、ガラス基板５の素子搭載面５ａに向か
い合わせられる。
照して詳しく説明する。図６（ａ）に示すように、半導
体素子１の素子形成面にはバンプ３（突起電極）が形成
されている。さらに、この半導体素子１は素子形成面１
ａを下方に向けた状態でボンディングヘッド４の加圧面
４ａに保持され、ガラス基板５の素子搭載面５ａに向か
い合わせられる。
【０００６】この素子搭載面５ａには上記バンプ３と接
合させられる配線パターン６が形成されている。上記配
線パターン６上には異方性導電膜７があらかじめ貼付さ
れている。
合させられる配線パターン６が形成されている。上記配
線パターン６上には異方性導電膜７があらかじめ貼付さ
れている。
【０００７】上記半導体素子１のバンプ３と上記ガラス
基板５の配線パターン６は、上記ガラス基板５の下側に
撮像面９ａを上方に向けて配置された撮像カメラ９によ
って撮像される。この撮像カメラ９からの撮像信号に基
づいて上記ガラス基板５がＸＹ方向に駆動され、上記バ
ンプ３と配線パターン６とを位置合わせする。
基板５の配線パターン６は、上記ガラス基板５の下側に
撮像面９ａを上方に向けて配置された撮像カメラ９によ
って撮像される。この撮像カメラ９からの撮像信号に基
づいて上記ガラス基板５がＸＹ方向に駆動され、上記バ
ンプ３と配線パターン６とを位置合わせする。
【０００８】ついで、図６（ｂ）に示すように、上記ボ
ンディングヘッド４は下方に駆動され、上記半導体素子
１のバンプ３を上記異方性導電膜７の上面に当接させる
。
ンディングヘッド４は下方に駆動され、上記半導体素子
１のバンプ３を上記異方性導電膜７の上面に当接させる
。
【０００９】この状態において、上記半導体素子１のバ
ンプ３およびガラス基板５の配線パターン６は上記撮像
カメラ９によって再度撮像され、確実に位置決めされて
いるかが確認される。このとき、上記バンプ３と配線パ
ターン６とがずれていれば、上記半導体素子１を再び異
方性導電膜７から離間させ、再度位置決めする。
ンプ３およびガラス基板５の配線パターン６は上記撮像
カメラ９によって再度撮像され、確実に位置決めされて
いるかが確認される。このとき、上記バンプ３と配線パ
ターン６とがずれていれば、上記半導体素子１を再び異
方性導電膜７から離間させ、再度位置決めする。
【００１０】上記撮像カメラ９によって確実に位置決め
されていることが確認されたならば、上記ボンディング
ヘッド４は上記半導体素子１を上記ガラス基板５の方向
に加圧する。
されていることが確認されたならば、上記ボンディング
ヘッド４は上記半導体素子１を上記ガラス基板５の方向
に加圧する。
【００１１】図５に示すように、上記半導体素子１のバ
ンプ３の形成された部位には段差があるので、上記異方
性導電膜７のうち上記配線パターン６とバンプ３とに押
し潰された部分は複数の導電粒子８…が互いに密着して
電気的に接続される。それ以外の部分は複数の導電粒子
８…が互いに接触するということがないので電気的に絶
縁状態となる。このことによって対向する上記半導体素
子１のバンプ３と配線パターン６だけが電気的に接続さ
れるのである。
ンプ３の形成された部位には段差があるので、上記異方
性導電膜７のうち上記配線パターン６とバンプ３とに押
し潰された部分は複数の導電粒子８…が互いに密着して
電気的に接続される。それ以外の部分は複数の導電粒子
８…が互いに接触するということがないので電気的に絶
縁状態となる。このことによって対向する上記半導体素
子１のバンプ３と配線パターン６だけが電気的に接続さ
れるのである。
【００１２】
【発明が解決しようとする課題】ところで、上記ガラス
基板５の配線パターン６には異方性導電膜７が貼付され
ているために、上記ガラス基板５の下側に配置された撮
像カメラ９による上記半導体素子１のバンプ３の認識は
上記異方性導電膜７を介して行われる。異方性導電膜７
が透明な材料で作られていてもその内部に分散された導
電粒子８によって視認性が低下するから、バンプ３の位
置を誤認識することもある。このため正確な実装をする
ことができないということがあった。
基板５の配線パターン６には異方性導電膜７が貼付され
ているために、上記ガラス基板５の下側に配置された撮
像カメラ９による上記半導体素子１のバンプ３の認識は
上記異方性導電膜７を介して行われる。異方性導電膜７
が透明な材料で作られていてもその内部に分散された導
電粒子８によって視認性が低下するから、バンプ３の位
置を誤認識することもある。このため正確な実装をする
ことができないということがあった。
【００１３】一方図７に示すように上記半導体素子１と
上記ガラス基板５の間に半導体素子１の素子形成面１ａ
と上記ガラス基板５の配線パターン６とを同時に認識で
きる撮像カメラ９´を配置する場合もある。この撮像カ
メラ９´はミラー１０およびハーフミラー１１が設けら
れていて、上記半導体素子１の素子形成面１ａと上記ガ
ラス基板５の配線パターン６とを同時に撮像することが
できるようになっている。
上記ガラス基板５の間に半導体素子１の素子形成面１ａ
と上記ガラス基板５の配線パターン６とを同時に認識で
きる撮像カメラ９´を配置する場合もある。この撮像カ
メラ９´はミラー１０およびハーフミラー１１が設けら
れていて、上記半導体素子１の素子形成面１ａと上記ガ
ラス基板５の配線パターン６とを同時に撮像することが
できるようになっている。
【００１４】しかし、このような撮像方法であると、上
記配線パターン６は上記異方性導電膜７を介して撮像さ
れるから、その配線パターン６の視認性が低下し、正確
な実装が行えない可能性がある。
記配線パターン６は上記異方性導電膜７を介して撮像さ
れるから、その配線パターン６の視認性が低下し、正確
な実装が行えない可能性がある。
【００１５】また、図５に示すような実装構造の場合、
異方性導電膜７を加圧して流動させることで電気的な接
続が行われる。しかしながら上記異方性導電膜７のうち
上記半導体素子１の素子形成面１ａとガラス基板５とに
挟まれた部分の異方性導電膜７はバンプ３および配線パ
ターン６に邪魔されてこの外部へ流動しずらい。
異方性導電膜７を加圧して流動させることで電気的な接
続が行われる。しかしながら上記異方性導電膜７のうち
上記半導体素子１の素子形成面１ａとガラス基板５とに
挟まれた部分の異方性導電膜７はバンプ３および配線パ
ターン６に邪魔されてこの外部へ流動しずらい。
【００１６】そのため、接続不良が発生するおそれがあ
るばかりかそれを防止するために、ボンディング圧力を
高くすると、そのボンディング圧力により、上記半導体
素子１あるいはガラス基板５を破壊するおそれがあった
。
るばかりかそれを防止するために、ボンディング圧力を
高くすると、そのボンディング圧力により、上記半導体
素子１あるいはガラス基板５を破壊するおそれがあった
。
【００１７】この発明は上記事情に鑑みて成されたもの
で、上記半導体素子とガラス基板の位置決めを容易にす
ることができると共に、必要以上にボンディング圧力を
高くする必要がない半導体素子の実装構造を提供するこ
とを目的とするものである。
で、上記半導体素子とガラス基板の位置決めを容易にす
ることができると共に、必要以上にボンディング圧力を
高くする必要がない半導体素子の実装構造を提供するこ
とを目的とするものである。
【００１８】
【課題を解決するための手段】この発明は、バンプを有
する半導体素子を配線パターンが形成された基板に熱硬
化性の異方性導電膜を介してボンディングしてなる半導
体素子の実装構造において、上記半導体素子のバンプが
形成された面の上記バンプが形成されていない位置に第
１の位置合わせマークを設け、上記基板には上記第１の
位置合わせマークと位置合わせすることで上記半導体素
子の位置合わせを行う第２の位置合わせマークを設け、
上記異方性導電膜の上記第２の位置合わせマークに対向
する位置には開孔が形成されていることを特徴とする。
する半導体素子を配線パターンが形成された基板に熱硬
化性の異方性導電膜を介してボンディングしてなる半導
体素子の実装構造において、上記半導体素子のバンプが
形成された面の上記バンプが形成されていない位置に第
１の位置合わせマークを設け、上記基板には上記第１の
位置合わせマークと位置合わせすることで上記半導体素
子の位置合わせを行う第２の位置合わせマークを設け、
上記異方性導電膜の上記第２の位置合わせマークに対向
する位置には開孔が形成されていることを特徴とする。
【００１９】
【作用】このような構成によれば、上記開孔の部分を通
して上記第１、第２の位置合わせマークの認識をするこ
とができると共に、実装の際には異方性導電膜を上記開
孔の部分に流出させることができる。
して上記第１、第２の位置合わせマークの認識をするこ
とができると共に、実装の際には異方性導電膜を上記開
孔の部分に流出させることができる。
【００２０】
【実施例】以下、この発明の一実施例を図１〜図４を参
照して説明する。なお、従来例と同一構成要素には同一
記号を付して説明を省略する。
照して説明する。なお、従来例と同一構成要素には同一
記号を付して説明を省略する。
【００２１】図１は実装構造を示すものである。この発
明の実装構造においては、従来例（図５）と異なり、異
方性導電膜１５はバンプ３の形成されていない部位に対
応する部分（図にＡで示す）には設けられない。
明の実装構造においては、従来例（図５）と異なり、異
方性導電膜１５はバンプ３の形成されていない部位に対
応する部分（図にＡで示す）には設けられない。
【００２２】すなわち、図２に示すように、例えば半導
体素子１が矩形状でかつ素子形成面１ａの縁部にそって
バンプ３が形成されている場合には、上記異方性導電膜
１５は図にＡで示す部分を区画する開孔１５ａを有する
矩形枠状の異方性導電膜である。この異方性導電膜１５
は上記配線パターン６上にあらかじめ貼付されている。
体素子１が矩形状でかつ素子形成面１ａの縁部にそって
バンプ３が形成されている場合には、上記異方性導電膜
１５は図にＡで示す部分を区画する開孔１５ａを有する
矩形枠状の異方性導電膜である。この異方性導電膜１５
は上記配線パターン６上にあらかじめ貼付されている。
【００２３】図１に示すように、半導体素子１が基板５
に実装された状態において、上記半導体素子１の素子形
成面１ａの上記開孔１５ａ内に露出する部位には第１の
位置合わせマーク１６が設けられている。
に実装された状態において、上記半導体素子１の素子形
成面１ａの上記開孔１５ａ内に露出する部位には第１の
位置合わせマーク１６が設けられている。
【００２４】また、図１、図２に示すように、ガラス基
板５の上記開孔１５ａ内に露出する部分には、上記第１
の位置合わせマーク１６と対向する第２の位置合わせマ
ーク１７が設けられている。
板５の上記開孔１５ａ内に露出する部分には、上記第１
の位置合わせマーク１６と対向する第２の位置合わせマ
ーク１７が設けられている。
【００２５】上記第２の位置合わせマーク１７は図２に
示すように十字形に形成されていると共に、上記第１の
位置合わせマーク１６は上記第２の位置合わせマーク１
７と相似形に形成されている（図４に示す）。また、第
１の位置合わせマーク１６は、上記第２の位置合わせマ
ーク１７よりわずかに大きく形成されていて、この第２
の位置合わせマーク１７と重ね合わせた場合には、図４
に示すように、縁部が上記第２の位置合わせマーク１７
の外側にはみだすようになっている。
示すように十字形に形成されていると共に、上記第１の
位置合わせマーク１６は上記第２の位置合わせマーク１
７と相似形に形成されている（図４に示す）。また、第
１の位置合わせマーク１６は、上記第２の位置合わせマ
ーク１７よりわずかに大きく形成されていて、この第２
の位置合わせマーク１７と重ね合わせた場合には、図４
に示すように、縁部が上記第２の位置合わせマーク１７
の外側にはみだすようになっている。
【００２６】そして、上記第１、第２の位置合わせマー
ク１６、１７は、このはみだしの量がバンプ３と配線パ
ターン６の位置合わせの許容誤差範囲内になるような大
きさに形成されている。
ク１６、１７は、このはみだしの量がバンプ３と配線パ
ターン６の位置合わせの許容誤差範囲内になるような大
きさに形成されている。
【００２７】このような実装構造を有するフリップチッ
プ方式のボンディング工程を図３を参照して説明する。
プ方式のボンディング工程を図３を参照して説明する。
【００２８】上記ガラス基板５の下方には、撮像面９ａ
を上記ガラス基板５の下面に対向させた撮像カメラ９が
設けられている。この撮像カメラ９は、第２の位置合わ
せマーク１７を撮像することができる。
を上記ガラス基板５の下面に対向させた撮像カメラ９が
設けられている。この撮像カメラ９は、第２の位置合わ
せマーク１７を撮像することができる。
【００２９】図３（ａ）に示すように、上記半導体素子
１はボンディングヘッド４の下端面にその素子形成面１
ａを下方に向けた状態で保持され、上記ガラス基板５に
向かい合わせられる。このとき上記半導体素子１に設け
られた上記第１の位置合わせマーク１６は上記撮像カメ
ラ９によって撮像される。
１はボンディングヘッド４の下端面にその素子形成面１
ａを下方に向けた状態で保持され、上記ガラス基板５に
向かい合わせられる。このとき上記半導体素子１に設け
られた上記第１の位置合わせマーク１６は上記撮像カメ
ラ９によって撮像される。
【００３０】上記第１の位置合わせマーク１６は上記異
方性導電膜１５の上記開孔１５ａを通して撮像されるの
で、異方性導電膜１５に遮られることなく確実に撮像さ
れる。そして上記第１、第２の位置合わせマーク１６、
１７が重なるように上記ガラス基板５をＸＹ方向に駆動
することで上記半導体素子１のバンプ３と上記ガラス基
板５の配線パターン６は位置合わせされる。
方性導電膜１５の上記開孔１５ａを通して撮像されるの
で、異方性導電膜１５に遮られることなく確実に撮像さ
れる。そして上記第１、第２の位置合わせマーク１６、
１７が重なるように上記ガラス基板５をＸＹ方向に駆動
することで上記半導体素子１のバンプ３と上記ガラス基
板５の配線パターン６は位置合わせされる。
【００３１】すなわち、図４に示すように、上記第２の
位置合わせマーク１７が上記第１の位置合わせマーク１
６内に入ったならば、上記撮像カメラ９によって上記半
導体素子１とガラス基板５とが位置合わせされたと検知
される。
位置合わせマーク１７が上記第１の位置合わせマーク１
６内に入ったならば、上記撮像カメラ９によって上記半
導体素子１とガラス基板５とが位置合わせされたと検知
される。
【００３２】上記半導体素子１と上記ガラス基板５とが
位置合わせされたならば、図３（ｂ）に示すように、ボ
ンディングヘッド４が下降駆動され、上記半導体素子１
は上記異方性導電膜１５の上面に上記バンプ３を当接さ
せて仮付けされる。この状態において、上記撮像カメラ
９は上記第１の位置合わせマーク１６と第２の位置合わ
せマーク１７を撮像する。このことで上記半導体素子１
と上記ガラス基板５との位置合わせが再度確認される。
位置合わせされたならば、図３（ｂ）に示すように、ボ
ンディングヘッド４が下降駆動され、上記半導体素子１
は上記異方性導電膜１５の上面に上記バンプ３を当接さ
せて仮付けされる。この状態において、上記撮像カメラ
９は上記第１の位置合わせマーク１６と第２の位置合わ
せマーク１７を撮像する。このことで上記半導体素子１
と上記ガラス基板５との位置合わせが再度確認される。
【００３３】このとき、第１、第２の位置合わせマーク
１６、１７がずれていれば、上記ボンディングヘッド４
は上昇駆動され、再度半導体素子１とガラス基板５の位
置合わせが行われる。
１６、１７がずれていれば、上記ボンディングヘッド４
は上昇駆動され、再度半導体素子１とガラス基板５の位
置合わせが行われる。
【００３４】上記半導体素子１と上記ガラス基板５の位
置合わせが確認されたならば、図３（ｃ）に示すように
、上記半導体素子１はボンディングヘッド４によって、
加熱されると共に上記ガラス基板５の方に押圧される。 このことにより上記異方性導電膜１５が硬化し、上記バ
ンプ３と上記配線パターン６とは電気的に接続されると
共に上記半導体素子１はガラス基板５に固定される。
置合わせが確認されたならば、図３（ｃ）に示すように
、上記半導体素子１はボンディングヘッド４によって、
加熱されると共に上記ガラス基板５の方に押圧される。 このことにより上記異方性導電膜１５が硬化し、上記バ
ンプ３と上記配線パターン６とは電気的に接続されると
共に上記半導体素子１はガラス基板５に固定される。
【００３５】このような構成によれば、第１の位置合わ
せマーク１６を撮像カメラ９によって確実に撮像するこ
とができるから正確な位置決めが可能である。
せマーク１６を撮像カメラ９によって確実に撮像するこ
とができるから正確な位置決めが可能である。
【００３６】また、仮付けの時に上記半導体素子１とガ
ラス基板５とがずれても、これを容易に検知することが
できるから、より正確な実装を行うことができる。
ラス基板５とがずれても、これを容易に検知することが
できるから、より正確な実装を行うことができる。
【００３７】さらにボンディングの際には、バンプ３と
配線パターン６によって圧縮された異方性導電膜１５は
上記開孔１５ａ内に流れ出すことができる。そのため、
上記バンプ３と配線パターン６とを電気的に確実に接続
することができるばかりか、従来例に比べ必要以上にボ
ンディング圧力を高くする必要がないので、半導体素子
１やガラス基板５を破壊することが少なくなる。
配線パターン６によって圧縮された異方性導電膜１５は
上記開孔１５ａ内に流れ出すことができる。そのため、
上記バンプ３と配線パターン６とを電気的に確実に接続
することができるばかりか、従来例に比べ必要以上にボ
ンディング圧力を高くする必要がないので、半導体素子
１やガラス基板５を破壊することが少なくなる。
【００３８】なお、この発明は上記一実施例に限定され
るものではなく、発明の要旨を変更しない範囲で種々変
形可能である。
るものではなく、発明の要旨を変更しない範囲で種々変
形可能である。
【００３９】上記一実施例においては、上記異方性導電
膜１５に形成された開孔１５ａは一つであったが、複数
であっても良い。例えば、上記半導体素子１の素子形成
面１ａの縁部に沿ってバンプ３…が形成されかつ中央部
にもバンプ３…が形成されている場合には、開孔１５ａ
は複数個必要になる。
膜１５に形成された開孔１５ａは一つであったが、複数
であっても良い。例えば、上記半導体素子１の素子形成
面１ａの縁部に沿ってバンプ３…が形成されかつ中央部
にもバンプ３…が形成されている場合には、開孔１５ａ
は複数個必要になる。
【００４０】また、上記一実施例においては、上記第１
、第２の位置合わせマーク１６、１７は十字形状であっ
たが、３角形状、４角形状等のものであっても良く、ま
た、上記第１、第２の位置合わせマーク１６、１７は相
似形でなくても良い。要はガラス基板５と半導体素子１
とを位置決めすることができるような形状であれば良い
。
、第２の位置合わせマーク１６、１７は十字形状であっ
たが、３角形状、４角形状等のものであっても良く、ま
た、上記第１、第２の位置合わせマーク１６、１７は相
似形でなくても良い。要はガラス基板５と半導体素子１
とを位置決めすることができるような形状であれば良い
。
【００４１】さらに、上記第１、第２の位置合わせマー
ク１６、１７はそれぞれ一つずつに限定されるものでは
なく、複数個設けられていても良い。
ク１６、１７はそれぞれ一つずつに限定されるものでは
なく、複数個設けられていても良い。
【００４２】
【発明の効果】以上説明したように、この発明の半導体
素子の実装構造は、半導体素子のバンプと基板の配線パ
ターンとを異方性導電膜を介して接続する場合に、上記
半導体素子の上記素子形成面のバンプが形成されていな
い部位には第１の位置合わせマークを設けると共に、上
記基板には上記第１の位置合わせマークと位置合わせす
ることで上記基板と半導体素子の位置決めを行う第２の
位置合わせマークを設けた。そして、上記異方性導電膜
の上記第２の位置合わせマークに対向する位置には開孔
を形成した。
素子の実装構造は、半導体素子のバンプと基板の配線パ
ターンとを異方性導電膜を介して接続する場合に、上記
半導体素子の上記素子形成面のバンプが形成されていな
い部位には第１の位置合わせマークを設けると共に、上
記基板には上記第１の位置合わせマークと位置合わせす
ることで上記基板と半導体素子の位置決めを行う第２の
位置合わせマークを設けた。そして、上記異方性導電膜
の上記第２の位置合わせマークに対向する位置には開孔
を形成した。
【００４３】このような構成によれば、ボンディングの
際に、上記異方性導電膜の開孔を通して上記基板の下方
から上記第１、第２の位置合わせマークを確実に撮像す
ることができるから、この第１、第２の位置合わせマー
クを用いて半導体素子と基板の位置合わせを正確に行う
ことが可能である。
際に、上記異方性導電膜の開孔を通して上記基板の下方
から上記第１、第２の位置合わせマークを確実に撮像す
ることができるから、この第１、第２の位置合わせマー
クを用いて半導体素子と基板の位置合わせを正確に行う
ことが可能である。
【００４４】また、上記基板と半導体素子の素子形成面
とによって挟まれた異方性導電接着膜は上記開孔内に流
れ出すことができるから、必要以上にボンディング圧力
を高くする必要がない。このことによって半導体素子や
基板を破壊することが少なくなる。
とによって挟まれた異方性導電接着膜は上記開孔内に流
れ出すことができるから、必要以上にボンディング圧力
を高くする必要がない。このことによって半導体素子や
基板を破壊することが少なくなる。
【図１】この発明の一実施例を示す側断面図。
【図２】同じく、異方性導電膜が貼付されたガラス基板
を示す斜視図。
を示す斜視図。
【図３】同じく、ボンディング工程を示す工程図。
【図４】同じく、第１、第２の位置合わせマークを示す
下面図。
下面図。
【図５】従来例を示す実装構造の側断面図。
【図６】同じく、ボンディング工程を示す工程図。
【図７】同じく、ボンディング工程を示す側断面図。
１…半導体素子、１ａ…素子形成面、３…バンプ、４…
ボンディングヘッド、５…ガラス基板、６…配線パター
ン、１５…異方性導電膜、１５ａ…開孔、１６…第１の
位置合わせマーク、１７…第２の位置合わせマーク。
ボンディングヘッド、５…ガラス基板、６…配線パター
ン、１５…異方性導電膜、１５ａ…開孔、１６…第１の
位置合わせマーク、１７…第２の位置合わせマーク。
Claims (1)
- 【請求項１】 バンプを有する半導体素子を配線パタ
ーンが形成された基板に熱硬化性の異方性導電膜を介し
てボンディングしてなる半導体素子の実装構造において
、上記半導体素子のバンプが形成された面の上記バンプ
が形成されていない位置に第１の位置合わせマークを設
け、上記基板には上記第１の位置合わせマークと位置合
わせすることで上記半導体素子の位置合わせを行う第２
の位置合わせマークを設け、上記異方性導電膜の上記第
２の位置合わせマークに対向する位置には開孔が形成さ
れていることを特徴とする半導体素子の実装構造。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3089013A JPH04302445A (ja) | 1991-03-29 | 1991-03-29 | 半導体素子の実装構造 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3089013A JPH04302445A (ja) | 1991-03-29 | 1991-03-29 | 半導体素子の実装構造 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04302445A true JPH04302445A (ja) | 1992-10-26 |
Family
ID=13959033
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3089013A Pending JPH04302445A (ja) | 1991-03-29 | 1991-03-29 | 半導体素子の実装構造 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04302445A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2002043138A1 (en) * | 2000-11-22 | 2002-05-30 | Toray Engineering Co., Ltd. | Method and device for alignment |
| JP2004038203A (ja) * | 1997-07-30 | 2004-02-05 | Seiko Epson Corp | 回路基板ユニットの製造方法及び液晶装置の製造方法 |
| JP2010283010A (ja) * | 2009-06-02 | 2010-12-16 | Adwelds:Kk | アライメント装置、この装置を備えた実装装置およびアライメント方法 |
-
1991
- 1991-03-29 JP JP3089013A patent/JPH04302445A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2004038203A (ja) * | 1997-07-30 | 2004-02-05 | Seiko Epson Corp | 回路基板ユニットの製造方法及び液晶装置の製造方法 |
| WO2002043138A1 (en) * | 2000-11-22 | 2002-05-30 | Toray Engineering Co., Ltd. | Method and device for alignment |
| JP2010283010A (ja) * | 2009-06-02 | 2010-12-16 | Adwelds:Kk | アライメント装置、この装置を備えた実装装置およびアライメント方法 |
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