JPH0430399A - 半導体記憶システム - Google Patents
半導体記憶システムInfo
- Publication number
- JPH0430399A JPH0430399A JP2135458A JP13545890A JPH0430399A JP H0430399 A JPH0430399 A JP H0430399A JP 2135458 A JP2135458 A JP 2135458A JP 13545890 A JP13545890 A JP 13545890A JP H0430399 A JPH0430399 A JP H0430399A
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- JP
- Japan
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- address
- write
- storage area
- eprom
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-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/06—Auxiliary circuits, e.g. for writing into memory
- G11C16/08—Address circuits; Decoders; Word-line control circuits
Landscapes
- Read Only Memory (AREA)
- Memory System (AREA)
- For Increasing The Reliability Of Semiconductor Memories (AREA)
- Semiconductor Memories (AREA)
- Non-Volatile Memory (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［発明の目的コ
（産業上の利用分野）
本発明は、半導体記憶システムに関し、特にＥＰＲＯＭ
を用いた書き換え可能な半導体記憶システムに関するも
のである。
を用いた書き換え可能な半導体記憶システムに関するも
のである。
（従来の技術）
読みだしを主な動作とした不揮発性メモリ（ＲＯＭ）は
、データの書き込み方法によって、マスクＲＯＭ％ＥＰ
ＲＯＭ、Ｅ２ ＰＲＯＭの３種類に分類される。マスク
ＲＯＭは廉価で大容量だが、書き換えは不可能である。
、データの書き込み方法によって、マスクＲＯＭ％ＥＰ
ＲＯＭ、Ｅ２ ＰＲＯＭの３種類に分類される。マスク
ＲＯＭは廉価で大容量だが、書き換えは不可能である。
ＥＰＲＯＭは書き換え可能だが、データ消去には一部ボ
ードから取り外して紫外線照射をしなければならず手間
と時間と経費がかかる。又、Ｅ２ ＦＲＯＭは電気的に
書き換え可能だが、素子自体が高価である。
ードから取り外して紫外線照射をしなければならず手間
と時間と経費がかかる。又、Ｅ２ ＦＲＯＭは電気的に
書き換え可能だが、素子自体が高価である。
機械制御プログラムやパスワードの変更の様に、稀に書
き換えを必要とする場合の為に、第３図に示した様なシ
ステムが提案されている。このシステムは、８にワード
（１０２４ワード×８）のＥＰＲＯＭＩをＩＫのバンク
として８分割して使用して、都合７回だけ書き換え可能
なメモリとして用いようとするものである。即ち、８個
のバンクの切り替えを行うブロック３にＩＫのメモリ領
域を指定する１０ビツトのアドレス信号ＡＯ−Ａ９が入
力すると、書き込み回数を示す３ビツトの信号がアドレ
スの上位に置かれ、書き込み制御装置５によってＥＰＲ
ＯＭＩの指定されたバンクに書き込みが行われる。
き換えを必要とする場合の為に、第３図に示した様なシ
ステムが提案されている。このシステムは、８にワード
（１０２４ワード×８）のＥＰＲＯＭＩをＩＫのバンク
として８分割して使用して、都合７回だけ書き換え可能
なメモリとして用いようとするものである。即ち、８個
のバンクの切り替えを行うブロック３にＩＫのメモリ領
域を指定する１０ビツトのアドレス信号ＡＯ−Ａ９が入
力すると、書き込み回数を示す３ビツトの信号がアドレ
スの上位に置かれ、書き込み制御装置５によってＥＰＲ
ＯＭＩの指定されたバンクに書き込みが行われる。
ＥＰＲＯＭ１には、書き込み回数を記憶する１ワードの
レジスタが設けられており、書き込みを行う毎に下位の
ビットから順に１を書き込んで行く。この書き込み回数
は、書き換えを行う際制御装置５を介してバンク切り替
えブロック３に転送され、ここに設けられている３ビツ
トレジスタに保持される。この３ビツトがアドレスの上
位に付加されることによって、ＥＰＲＯＭＩ内の書き込
みバンクが切り替えられる。
レジスタが設けられており、書き込みを行う毎に下位の
ビットから順に１を書き込んで行く。この書き込み回数
は、書き換えを行う際制御装置５を介してバンク切り替
えブロック３に転送され、ここに設けられている３ビツ
トレジスタに保持される。この３ビツトがアドレスの上
位に付加されることによって、ＥＰＲＯＭＩ内の書き込
みバンクが切り替えられる。
（発明が解決しようとする課題）
この様な構成では、ＥＰＲＯＭの利用が次の点で効率的
でない。まず、メモリバンクはＩＫと決められており、
例え５００ワードしか用いなくとも残りの５２４ワード
は使用されないままとなる。容量からすれば、５００ワ
ードなら１５回の書き換えが可能であるが、実際には７
回の書き換えしか出来ず、メモリの半分以上は未使用の
ままとなってしまう。又、−回の書き込みの容量の最大
も予じめ決まっており、ＩＫ以上の記憶は出来ない。こ
の−回の容量は、余裕を持っていなければならず、従っ
てどうしても使用されない無駄な部分が増えることにな
る。
でない。まず、メモリバンクはＩＫと決められており、
例え５００ワードしか用いなくとも残りの５２４ワード
は使用されないままとなる。容量からすれば、５００ワ
ードなら１５回の書き換えが可能であるが、実際には７
回の書き換えしか出来ず、メモリの半分以上は未使用の
ままとなってしまう。又、−回の書き込みの容量の最大
も予じめ決まっており、ＩＫ以上の記憶は出来ない。こ
の−回の容量は、余裕を持っていなければならず、従っ
てどうしても使用されない無駄な部分が増えることにな
る。
本発明は、上述の問題点を解決するためになされたもの
であり、その目的は、−回の書き込み量に拘わらず、Ｅ
ＰＲＯＭのデータ領域を使い切るまでデータの書き換え
が可能な半導体記憶システムを提供することである。
であり、その目的は、−回の書き込み量に拘わらず、Ｅ
ＰＲＯＭのデータ領域を使い切るまでデータの書き換え
が可能な半導体記憶システムを提供することである。
［発明の構成］
（課題を解決するための手段）
上記目的を達成するために、本発明に従う半導体記憶シ
ステムは、 ＥＰＲＯＭのデータ記憶領域と、 この記憶領域の一部にデータの書き込みを行う制御装置
と、 この制御装置によって行われた書き込み動作の回数を記
憶するＥＰＲＯＭの回数記憶領域と、前記制御装置によ
って行われた書き込み動作の前記ＥＰＲＯＭのデータ記
憶領域における書き込み開始アドレスと終了アドレスに
関する情報を書き込み動作毎に別々に記憶するＥＰＲＯ
Ｍのアドレス記憶領域と、前記回数記憶領域に記憶され
た回数に対応する前記アドレス記憶領域に記憶された開
始アドレス情報をデータ呼び■しの際、アドレス計算の
基礎として保持し、終了アドレスをデータ書き込みの際
、アドレス計算の基礎として保持するバンク切り替え制
御装置と、を具備することを特徴とする。
ステムは、 ＥＰＲＯＭのデータ記憶領域と、 この記憶領域の一部にデータの書き込みを行う制御装置
と、 この制御装置によって行われた書き込み動作の回数を記
憶するＥＰＲＯＭの回数記憶領域と、前記制御装置によ
って行われた書き込み動作の前記ＥＰＲＯＭのデータ記
憶領域における書き込み開始アドレスと終了アドレスに
関する情報を書き込み動作毎に別々に記憶するＥＰＲＯ
Ｍのアドレス記憶領域と、前記回数記憶領域に記憶され
た回数に対応する前記アドレス記憶領域に記憶された開
始アドレス情報をデータ呼び■しの際、アドレス計算の
基礎として保持し、終了アドレスをデータ書き込みの際
、アドレス計算の基礎として保持するバンク切り替え制
御装置と、を具備することを特徴とする。
（作用）
すなわち、本発明の半導体記憶システムは、ＥＰＲＯＭ
の書き込み回数記憶領域と、書き込み動作毎に書き込み
開始アドレスと終了アドレスを記憶する領域とを設け、
書き込み動作は、前回の書き込み終了アドレスの次のア
ドレスから行う。
の書き込み回数記憶領域と、書き込み動作毎に書き込み
開始アドレスと終了アドレスを記憶する領域とを設け、
書き込み動作は、前回の書き込み終了アドレスの次のア
ドレスから行う。
従って、書き換え時にＥＰＲＯＭ内に未使用のメモリ領
域が出来ず、−回の書き込みデータ量に拘わらずメモリ
領域の全体を使い切ることが可能になる。
域が出来ず、−回の書き込みデータ量に拘わらずメモリ
領域の全体を使い切ることが可能になる。
（実施例）
第１図に本発明の実施例を示す。この半導体記憶システ
ムは、ＥＰＲＯＭ７、書き込み制御装置９、バンク切り
替え制御装置１１から成っている。ＥＰＲＯＭ７には、
８１９２ワードのデータ書き込み領域の他に、１３ワー
ド（バイト）に対応する書き込み回数記憶領域１３と、
２０８ワードに対応する書き込み開始アドレス書き込み
終点アドレス記憶領域１５とが形成されている。この書
き込み回数記憶領域１３は、１０４個のビットに書き込
みの都度順に１を書き込んでゆく。したがって、１０４
回目の書き込みの後は総てのビットが１となる訳である
。書き込み開始書き込み終点アドレス記憶領域１５は、
８１９２ワードのアドレスを指定するのに２ワードを要
するから、２０８ワードの記憶容量で１０４回の書き込
みに対応する訳である。尚、開始アドレス情報は開始ア
ドレスをそのまま記憶しておくが、終了アドレス情報は
終了アドレスに１を足して記憶しておく。
ムは、ＥＰＲＯＭ７、書き込み制御装置９、バンク切り
替え制御装置１１から成っている。ＥＰＲＯＭ７には、
８１９２ワードのデータ書き込み領域の他に、１３ワー
ド（バイト）に対応する書き込み回数記憶領域１３と、
２０８ワードに対応する書き込み開始アドレス書き込み
終点アドレス記憶領域１５とが形成されている。この書
き込み回数記憶領域１３は、１０４個のビットに書き込
みの都度順に１を書き込んでゆく。したがって、１０４
回目の書き込みの後は総てのビットが１となる訳である
。書き込み開始書き込み終点アドレス記憶領域１５は、
８１９２ワードのアドレスを指定するのに２ワードを要
するから、２０８ワードの記憶容量で１０４回の書き込
みに対応する訳である。尚、開始アドレス情報は開始ア
ドレスをそのまま記憶しておくが、終了アドレス情報は
終了アドレスに１を足して記憶しておく。
書き込み制御装置９は、バンク切り替え制御装置ｌｌか
らのアドレス（１３ビツト）にしたがって、ＥＰＲＯＭ
７へのデータ書き込みを行う。又、書き込み回数を表す
７ビツト信号をＥＰＲＯＭ７から呼び出し、これにした
がって前回の書き込み開始アドレスまたは書き込み終点
アドレスをやはりＥＰＲＯＭ７から呼び出し、バンク切
り替え制御装置１１へ転送する。そして、書き込みの都
度ＥＰＲＯＭ７の書き込み回数記憶領域１３に１を書き
込む。
らのアドレス（１３ビツト）にしたがって、ＥＰＲＯＭ
７へのデータ書き込みを行う。又、書き込み回数を表す
７ビツト信号をＥＰＲＯＭ７から呼び出し、これにした
がって前回の書き込み開始アドレスまたは書き込み終点
アドレスをやはりＥＰＲＯＭ７から呼び出し、バンク切
り替え制御装置１１へ転送する。そして、書き込みの都
度ＥＰＲＯＭ７の書き込み回数記憶領域１３に１を書き
込む。
バンク切り替え制御装置１１は、データ読みたし動作を
行う際、ＥＰＲＯＭ７から呼び川された開始アドレス情
報をＣＰＵ１７に出力する。ＣＰＵ１７はこれを先頭ア
ドレスとして計算したアドレスＡＯ＝ＡＩ２をバンク切
り替え制御装置１］へ出力する。また、書き換え動作の
場合は、書き込み終点アドレスに１を足して記憶された
書き込み終点アドレスをＣＰＵ１７に出力し、ＣＰＵ］
７はこれを先頭アドレスとして書き込み（書き換え）を
行う。尚、／ＥＥ、／ＣＥ、／ＰＧＭはこのシステムを
駆動するのに必要な出力制御線、チップ選択線、プログ
ラム制御線を夫々示す。
行う際、ＥＰＲＯＭ７から呼び川された開始アドレス情
報をＣＰＵ１７に出力する。ＣＰＵ１７はこれを先頭ア
ドレスとして計算したアドレスＡＯ＝ＡＩ２をバンク切
り替え制御装置１］へ出力する。また、書き換え動作の
場合は、書き込み終点アドレスに１を足して記憶された
書き込み終点アドレスをＣＰＵ１７に出力し、ＣＰＵ］
７はこれを先頭アドレスとして書き込み（書き換え）を
行う。尚、／ＥＥ、／ＣＥ、／ＰＧＭはこのシステムを
駆動するのに必要な出力制御線、チップ選択線、プログ
ラム制御線を夫々示す。
次に、このシステムによって、書き換えを行う具体例を
説明する。初期状態に於いては、書き込み回数記憶領域
１３、書き込み開始書き込み終点アドレス記憶領域１５
も含め、すべての記憶領域は０であるので、開始アドレ
スは０ＯＯＯＨである。１０２４ワードの書き込みが為
されたとすれば、書き込み開始アドレス領域の最初の２
ワードに０ＯＯＯＨが、書き込み終点アドレス領域の最
初の２ワードに０４００Ｈが書き込まれる。又、書き込
み回数記憶領域１３の最下位ビットに１が書き込まれる
。２回目の書き込みでは、書き込み制御装置９によって
、書き込み回数記憶領域１３の内容を読みだしこれに従
って前回の書き込み終了アドレス情報０４００Ｈが読み
出される。この開始アドレスは、バンク切り替え制御装
置１１に転送されここで保持される。ＣＰＵ１７は、こ
のアドレス０４００’を先頭アドレスとした書き込みア
ドレスＡＯ〜Ａ Ｉ２をバンク切り替え制御装置］１に
出力する。書き込み制御装置９は、バンク切り替え制御
装置ｆｌｌからの書き込みアドレスに従ってＥＰＲＯＭ
７への書き込みをおこなう。書き込みが終了すると、書
き込み開始アドレスと書き込み終了アドレスに１を足し
たアドレスが記憶領域１５に記憶される。この際、この
終了アドレスがこのＥＰＲＯＭの最大アドレスＩ ＦＦ
Ｆを越えていないかどうかをチエツクし、もし越えてい
ればエラー信号を出力する。もし、越えていなければ書
き込み回数記憶領域１３の最下位から２ビツト目に１を
書き込む。３回目以降も、２回目と同様に行う。
説明する。初期状態に於いては、書き込み回数記憶領域
１３、書き込み開始書き込み終点アドレス記憶領域１５
も含め、すべての記憶領域は０であるので、開始アドレ
スは０ＯＯＯＨである。１０２４ワードの書き込みが為
されたとすれば、書き込み開始アドレス領域の最初の２
ワードに０ＯＯＯＨが、書き込み終点アドレス領域の最
初の２ワードに０４００Ｈが書き込まれる。又、書き込
み回数記憶領域１３の最下位ビットに１が書き込まれる
。２回目の書き込みでは、書き込み制御装置９によって
、書き込み回数記憶領域１３の内容を読みだしこれに従
って前回の書き込み終了アドレス情報０４００Ｈが読み
出される。この開始アドレスは、バンク切り替え制御装
置１１に転送されここで保持される。ＣＰＵ１７は、こ
のアドレス０４００’を先頭アドレスとした書き込みア
ドレスＡＯ〜Ａ Ｉ２をバンク切り替え制御装置］１に
出力する。書き込み制御装置９は、バンク切り替え制御
装置ｆｌｌからの書き込みアドレスに従ってＥＰＲＯＭ
７への書き込みをおこなう。書き込みが終了すると、書
き込み開始アドレスと書き込み終了アドレスに１を足し
たアドレスが記憶領域１５に記憶される。この際、この
終了アドレスがこのＥＰＲＯＭの最大アドレスＩ ＦＦ
Ｆを越えていないかどうかをチエツクし、もし越えてい
ればエラー信号を出力する。もし、越えていなければ書
き込み回数記憶領域１３の最下位から２ビツト目に１を
書き込む。３回目以降も、２回目と同様に行う。
尚、ＥＰＲＯＭ７、制御装置９．１１は］チップの中に
組み込んでも良いし、別々のチップとして設けてもよい
。また、第２図に示した様に、ブタ記憶領域のみを有す
るＥＰＲＯＭＩ ９を用い、書き込み回数記憶領域と書
き込み開始終点アドレス記憶領域は別のＥＰＲＯＭ２１
内に設けてもよい。その他、本発明にはその趣旨に反し
ない限り多くの変形例が考えられることは言うまでもな
い。
組み込んでも良いし、別々のチップとして設けてもよい
。また、第２図に示した様に、ブタ記憶領域のみを有す
るＥＰＲＯＭＩ ９を用い、書き込み回数記憶領域と書
き込み開始終点アドレス記憶領域は別のＥＰＲＯＭ２１
内に設けてもよい。その他、本発明にはその趣旨に反し
ない限り多くの変形例が考えられることは言うまでもな
い。
［発明の効果］
以上の様に本発明による半導体記憶システムでは、−回
の書き込み量に拘わらず、ＥＰＲＯＭのデータ領域を使
い切るまでデータの書き換えが可能であり、結果的に書
き込み回数が増える。又、−回の書き込みデータ量にも
、ＥＰＲＯＭ内の使用可能なデータ領域の容量以内であ
れば特に制限がなく利用範囲が広がる。
の書き込み量に拘わらず、ＥＰＲＯＭのデータ領域を使
い切るまでデータの書き換えが可能であり、結果的に書
き込み回数が増える。又、−回の書き込みデータ量にも
、ＥＰＲＯＭ内の使用可能なデータ領域の容量以内であ
れば特に制限がなく利用範囲が広がる。
第１図は、本発明の実施例によるＥＰＲＯＭを用いた半
導体記憶システムを示すブロック図である。 第２図は、第１図に示した実施例の変形例を示すブロッ
ク図である。 第３図は、従来のＥＰＲＯＭを用いた半導体記憶システ
ムを示すブロック図である。 ７．１９．２１・・・ＥＰＲＯＭ。 ９・・・書き込み制御装置、 １１・・・バンク切り替え制御装置、 １３・・・書き込み回数記憶領域、 １５・・・書き込み開始書き込み終了記憶領域、１７・
・・ＣＰＵ ■理人弁７！±三好秀和
導体記憶システムを示すブロック図である。 第２図は、第１図に示した実施例の変形例を示すブロッ
ク図である。 第３図は、従来のＥＰＲＯＭを用いた半導体記憶システ
ムを示すブロック図である。 ７．１９．２１・・・ＥＰＲＯＭ。 ９・・・書き込み制御装置、 １１・・・バンク切り替え制御装置、 １３・・・書き込み回数記憶領域、 １５・・・書き込み開始書き込み終了記憶領域、１７・
・・ＣＰＵ ■理人弁７！±三好秀和
Claims (2)
- （１）半導体記憶システムにして、 ＥＰＲＯＭのデータ記憶領域と、 この記憶領域の一部にデータの書き込みを行う制御装置
と、 この制御装置によって行われた書き込み動作の回数を記
憶するＥＰＲＯＭの回数記憶領域と、前記制御装置によ
って行われた書き込み動作の前記ＥＰＲＯＭのデータ記
憶領域における書き込み開始アドレスと終了アドレスに
関する情報を書き込み動作毎に別々に記憶するＥＰＲＯ
Ｍのアドレス記憶領域と、前記回数記憶領域に記憶され
た回数に対応する前記アドレス記憶領域に記憶された開
始アドレス情報をデータ呼び出しの際、アドレス計算の
基礎として保持し、終了アドレスをデータ書き込みの際
、アドレス計算の基礎として保持するバンク切り替え制
御装置と、を具備することを特徴とする半導体記憶シス
テム。 - （２）前記半導体記憶システムが、 一つの半導体チップ上に一体的に形成されていることを
特徴とする請求項１に記載の半導体記憶システム。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13545890A JP2865807B2 (ja) | 1990-05-28 | 1990-05-28 | 半導体記憶システム |
| KR1019910008526A KR910020742A (ko) | 1990-05-28 | 1991-05-25 | 반도체기억 시스템 |
| US07/705,924 US5226015A (en) | 1990-05-28 | 1991-05-28 | Semiconductor memory system |
| KR2019950028064U KR950010594Y1 (ko) | 1990-05-28 | 1995-10-07 | 반도체 기억시스템 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13545890A JP2865807B2 (ja) | 1990-05-28 | 1990-05-28 | 半導体記憶システム |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0430399A true JPH0430399A (ja) | 1992-02-03 |
| JP2865807B2 JP2865807B2 (ja) | 1999-03-08 |
Family
ID=15152186
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP13545890A Expired - Lifetime JP2865807B2 (ja) | 1990-05-28 | 1990-05-28 | 半導体記憶システム |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5226015A (ja) |
| JP (1) | JP2865807B2 (ja) |
| KR (1) | KR910020742A (ja) |
Families Citing this family (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH05100699A (ja) * | 1991-10-11 | 1993-04-23 | Sharp Corp | 音声記録再生装置 |
| US5561632A (en) * | 1994-01-26 | 1996-10-01 | Sony Corporation | Nonvolatile semiconductor flash memory |
| DE69629598T2 (de) * | 1996-09-26 | 2004-06-24 | Mitsubishi Denki K.K. | Synchron-halbleiterspeichervorrichtung |
| JP3204379B2 (ja) * | 1997-09-29 | 2001-09-04 | エヌイーシーマイクロシステム株式会社 | 不揮発性半導体記憶装置 |
| JP3833970B2 (ja) * | 2002-06-07 | 2006-10-18 | 株式会社東芝 | 不揮発性半導体メモリ |
| TW561339B (en) * | 2002-07-24 | 2003-11-11 | C One Technology Corp | Non-volatile memory based storage system capable of directly overwriting without using redundancy and the method thereof |
| US20170323240A1 (en) | 2016-05-06 | 2017-11-09 | General Electric Company | Computing system to control the use of physical state attainment with inspection |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6180339A (ja) * | 1984-09-26 | 1986-04-23 | Hitachi Ltd | メモリアクセス制御方式 |
| JPS63163937A (ja) * | 1986-12-26 | 1988-07-07 | Minolta Camera Co Ltd | メモリ制御装置 |
| US4800535A (en) * | 1987-04-28 | 1989-01-24 | Aptec Computer Systems, Inc. | Interleaved memory addressing system and method using a parity signal |
| JP2976429B2 (ja) * | 1988-10-20 | 1999-11-10 | 日本電気株式会社 | アドレス制御回路 |
| US5119331A (en) * | 1990-09-04 | 1992-06-02 | Nec Electronics Inc. | Segmented flash write |
-
1990
- 1990-05-28 JP JP13545890A patent/JP2865807B2/ja not_active Expired - Lifetime
-
1991
- 1991-05-25 KR KR1019910008526A patent/KR910020742A/ko not_active Withdrawn
- 1991-05-28 US US07/705,924 patent/US5226015A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| KR910020742A (ko) | 1991-12-20 |
| JP2865807B2 (ja) | 1999-03-08 |
| US5226015A (en) | 1993-07-06 |
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