JPS6246493A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
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- JPS6246493A JPS6246493A JP60184115A JP18411585A JPS6246493A JP S6246493 A JPS6246493 A JP S6246493A JP 60184115 A JP60184115 A JP 60184115A JP 18411585 A JP18411585 A JP 18411585A JP S6246493 A JPS6246493 A JP S6246493A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔技術分野〕 ′
仁の発明は、半導体集積回路装置技術さらにはＥＢＰ−
ＲＯＭ（電気的に消去および書込可能なメモリ： ＥＡ
−ＲＯＭとも呼ばれる。）と、とのＥＥＰ−ＲＯＭを使
用するデジタル回路とが一緒に形成された半導体集積回
路装置に適用して特に有効な技術に関するもので、例え
ばＥＢＰ−ＲＯＭが塔載されたシングルチップ型マイク
ロ・コンビ瓢−夕に利用して有効な技術に関するもので
ある。
ＲＯＭ（電気的に消去および書込可能なメモリ： ＥＡ
−ＲＯＭとも呼ばれる。）と、とのＥＥＰ−ＲＯＭを使
用するデジタル回路とが一緒に形成された半導体集積回
路装置に適用して特に有効な技術に関するもので、例え
ばＥＢＰ−ＲＯＭが塔載されたシングルチップ型マイク
ロ・コンビ瓢−夕に利用して有効な技術に関するもので
ある。
例えば、メモリとデジタル回路とが一緒く形成された半
導体集積回路装置としては、いわゆるシングルチップ型
マイクロ・コンピュータが典型的である。
導体集積回路装置としては、いわゆるシングルチップ型
マイクロ・コンピュータが典型的である。
このシングルチップ型マイクロ・コンピュータは、例え
ば機器の組込み用として多く使用され、従来は書き換え
のできないＲＯＭを内蔵したものが多かったが、最近で
は、例えば日経マグロウヒル社刊行 日経エレクトロニ
クス １９８１年３月３０日号８０頁（技術速報）に記
載されているもののように、実時間で書き換え可能な不
揮発性メモリをＲＯＭとして内蔵したものが提供される
ようになってきた。このような書き換え可能な不揮発性
メモリを内蔵すること忙よシ、マイクロ・コンピュータ
のシステム・プログラムや固定的な記憶データを、例え
ば被制御機器の種類に応じて、ユーザ側にて自由化書込
むことができる。これＫよシ、同一機種のマイクロ・コ
ンピュータを多種多様な用途に適合させるととができる
ようになって、半導体集積回路装置の量産効果を活しつ
つ、多種少量の機器への適用が可能になる。
ば機器の組込み用として多く使用され、従来は書き換え
のできないＲＯＭを内蔵したものが多かったが、最近で
は、例えば日経マグロウヒル社刊行 日経エレクトロニ
クス １９８１年３月３０日号８０頁（技術速報）に記
載されているもののように、実時間で書き換え可能な不
揮発性メモリをＲＯＭとして内蔵したものが提供される
ようになってきた。このような書き換え可能な不揮発性
メモリを内蔵すること忙よシ、マイクロ・コンピュータ
のシステム・プログラムや固定的な記憶データを、例え
ば被制御機器の種類に応じて、ユーザ側にて自由化書込
むことができる。これＫよシ、同一機種のマイクロ・コ
ンピュータを多種多様な用途に適合させるととができる
ようになって、半導体集積回路装置の量産効果を活しつ
つ、多種少量の機器への適用が可能になる。
第４図はＥＥＰ−ＲＯＭを備えたマイクロ・コンピュー
タの一例を示す。
タの一例を示す。
同図忙示すマイクロ・コンピュータはシングルチップ型
マイクロ・コンピュータとして構成されるものであって
、デジタル回路としてのＣＰＵ（中央処理ユニット）１
と、電気的に消去および書込可能なメモリとしてのＥＥ
Ｐ−ＲＯＭ２を有する。
マイクロ・コンピュータとして構成されるものであって
、デジタル回路としてのＣＰＵ（中央処理ユニット）１
と、電気的に消去および書込可能なメモリとしてのＥＥ
Ｐ−ＲＯＭ２を有する。
ＣＰＵＩとＥＥＰ−ＲＯＭ２は、アドレスバスＬ１、デ
ータバスＬ２．および制御パスＬ３を介して接続されて
いる。
ータバスＬ２．および制御パスＬ３を介して接続されて
いる。
ＣＰＵ１は、アドレスＡｘおよび読出／書込制御信号Ｒ
，／Ｗなどを発生してＥＥＰ−凡ＯＭ２をアクセーし、
データ／（、ＣＬ ２を介してデータＤ・
１の授受を行う。
，／Ｗなどを発生してＥＥＰ−凡ＯＭ２をアクセーし、
データ／（、ＣＬ ２を介してデータＤ・
１の授受を行う。
ＥＥＰ−ＲＯＭ２は、記憶セルアレイ２１、アドレスデ
コーダ２２、ラッチ回路Ａ、Ｂ、およびデータ選択回路
２３などを有する。
コーダ２２、ラッチ回路Ａ、Ｂ、およびデータ選択回路
２３などを有する。
記憶セルアレイ２１には、例えば２バイト（２×８ビツ
ト）を１ワードとする記憶行が５行配列され、全体とし
て１０バイト（２バイト×５７−ド＝１０バイト）の記
憶容量をもっている。Ｄｌａ・。
ト）を１ワードとする記憶行が５行配列され、全体とし
て１０バイト（２バイト×５７−ド＝１０バイト）の記
憶容量をもっている。Ｄｌａ・。
Ｄｌｂ−Ｄｓａ、Ｄｓｂはそれぞれ１バイトずつの記憶
データを示す。各記憶データＤｌａ、Ｄｌｂ〜Ｄ５ａ、
Ｄ５ｂは、２バイト（１ワード）を単位として消去、書
き込みされるよう【なっている。
データを示す。各記憶データＤｌａ、Ｄｌｂ〜Ｄ５ａ、
Ｄ５ｂは、２バイト（１ワード）を単位として消去、書
き込みされるよう【なっている。
ラッチ回路Ａ、Ｂは、それぞれが１バイトずつのデータ
を保持し、全体としては１ワードのデータを保持する。
を保持し、全体としては１ワードのデータを保持する。
このラッチ回路Ａ、Ｂには、アドレスＡＸの上位桁によ
って指定された部分の記憶データが１ワ一ド単位で一時
的に保持・退避させられる。
って指定された部分の記憶データが１ワ一ド単位で一時
的に保持・退避させられる。
アドレスデコーダ２２は、アドレスＡＸの上位桁に基づ
いて、上記記憶セルアレイ２１の中の任意の１ワードデ
ータを選択するワード選択信号Ｘ１〜Ｘ５を出力する。
いて、上記記憶セルアレイ２１の中の任意の１ワードデ
ータを選択するワード選択信号Ｘ１〜Ｘ５を出力する。
これとともに、そのアドレスＡＸの下位桁に基づいて、
上記ラッチ回路Ａ、Ｂのいずれか一方を選択するラッチ
選択信号ＸＯを出力する。
上記ラッチ回路Ａ、Ｂのいずれか一方を選択するラッチ
選択信号ＸＯを出力する。
データ選択回路２３は一種の切換回路であって、上記ラ
ッチ選択信号ＸｏＫよって制御される。
ッチ選択信号ＸｏＫよって制御される。
第５図は、上述したマイクロ・コンピュータに１４換え
るときの動作例を示す。
るときの動作例を示す。
マタ、第６図（ａ）（ｂ）（Ｃ）は、ＥＥＰ−ＲＯＭ２
の記憶データの一部を書き換える場合において、七のＥ
ＥＰ−ＲＯＭＺ内の状態の変化を段階的に分けて示す。
の記憶データの一部を書き換える場合において、七のＥ
ＥＰ−ＲＯＭＺ内の状態の変化を段階的に分けて示す。
第５図および第６図において、例えばＥＥＰ−□
ＲＯＭＺ内の１′バイトの記憶データＤａｌを書き換え
る場合には、先ず、第１段階として、ＣＰＵＩからアド
レｘＡｘｔ−ＥＥＰ−ＲＯＭ２に与える。
る場合には、先ず、第１段階として、ＣＰＵＩからアド
レｘＡｘｔ−ＥＥＰ−ＲＯＭ２に与える。
これにより、第６図（ａ）に示すように、ＥＥＰ−ＲＯ
ＭＺ内の記憶セルアレイ２１から目的の記憶データＤａ
１を含む１ワードデータ（Ｄａｔ、Ｄａｂ）が読出され
て、ラッチ回路Ａ、Ｂに保持・退避される。
ＭＺ内の記憶セルアレイ２１から目的の記憶データＤａ
１を含む１ワードデータ（Ｄａｔ、Ｄａｂ）が読出され
て、ラッチ回路Ａ、Ｂに保持・退避される。
次に、第２段階として、この時点で読出／書込制御信号
Ｒ／Ｗを書込指定モードに設定する。これｋよシ、第６
図（ｂ）に示すように、上記ラッチ回路Ａ、Ｂのうち、
データ選択回路２３で選択された方のラッチ回路Ａの保
持データ］）ａｌが、任意の書込データＤｘに書き換え
られる。
Ｒ／Ｗを書込指定モードに設定する。これｋよシ、第６
図（ｂ）に示すように、上記ラッチ回路Ａ、Ｂのうち、
データ選択回路２３で選択された方のラッチ回路Ａの保
持データ］）ａｌが、任意の書込データＤｘに書き換え
られる。
この後１．第３段階として、第６図（Ｃ）Ｋ示すように
、ラッチ回路Ａ、Ｂの各保持データｌ）ｘ 、 Ｄｉ
ｂが記憶セルアレイ２１内の元の記憶位置に書き込まれ
る。
、ラッチ回路Ａ、Ｂの各保持データｌ）ｘ 、 Ｄｉ
ｂが記憶セルアレイ２１内の元の記憶位置に書き込まれ
る。
以上のようにして、ＥＥＰ−ＲＯＭ２内の任意の１バイ
トデータを指定して書き換えることができるようになっ
ている。
トデータを指定して書き換えることができるようになっ
ている。
しかしながら、上述したマイクロ・コンピュータでは、
上記ＥＥＰ−ＲＯＭ２の記憶データの書き換えに際して
、次のような問題点のあることが本発明者によって明ら
かとされた。
上記ＥＥＰ−ＲＯＭ２の記憶データの書き換えに際して
、次のような問題点のあることが本発明者によって明ら
かとされた。
すなわち、前述したマイクロ・コンピュータでは、ＥＥ
Ｐ−ＲＯＭＺ内の記憶データを書き換えるのく際して、
（１）記憶データを読出してラッチ回路Ａ、Ｂに保持・
退避させる、（２）ラッチ回路Ａ。
Ｐ−ＲＯＭＺ内の記憶データを書き換えるのく際して、
（１）記憶データを読出してラッチ回路Ａ、Ｂに保持・
退避させる、（２）ラッチ回路Ａ。
Ｂに保持されたデータを部分的に書き換える、（３）ラ
ッチ回路の保持データを元の記憶位置に書き込む、以上
の３つの動作（１）（２１（３）を時分割で段階的に行
うようになっている。従って、上記ＥＥＰ−ＲＯＭ２内
の記憶データの書き換えが一通シ完了するには、第５図
に示すように、動作（１）（２）の実行にそれぞれに要
する時間ｔ１．ｔ２を合計した時間（ｔｌ＋ｔ２）が必
要であった。そして、この合計時間（ｔｌ＋ｔ２）がＥ
ＥＰ−Ｒ，０Ｍ２の見掛は上のアクセス時間ｔａｃとな
っていた。このように、ＥＥＰ−ＲＯＭ２の記憶データ
を書き換える場合には、その記憶データの読出だけを行
う場合に比べて、かなシ長い時間を要する。また、ラッ
チ回路Ａ、Ｂに記憶データを一旦読出した後にて書込の
動作を行っていたため、上記書き換え所要時間ｔａｃを
短縮しようとすると、書込の動作に割り当てることがで
きる時間が少なくなって、書込余裕時間（書込マージン
）を十分に確保することが難しくなる、という問題が生
じるようになる。
ッチ回路の保持データを元の記憶位置に書き込む、以上
の３つの動作（１）（２１（３）を時分割で段階的に行
うようになっている。従って、上記ＥＥＰ−ＲＯＭ２内
の記憶データの書き換えが一通シ完了するには、第５図
に示すように、動作（１）（２）の実行にそれぞれに要
する時間ｔ１．ｔ２を合計した時間（ｔｌ＋ｔ２）が必
要であった。そして、この合計時間（ｔｌ＋ｔ２）がＥ
ＥＰ−Ｒ，０Ｍ２の見掛は上のアクセス時間ｔａｃとな
っていた。このように、ＥＥＰ−ＲＯＭ２の記憶データ
を書き換える場合には、その記憶データの読出だけを行
う場合に比べて、かなシ長い時間を要する。また、ラッ
チ回路Ａ、Ｂに記憶データを一旦読出した後にて書込の
動作を行っていたため、上記書き換え所要時間ｔａｃを
短縮しようとすると、書込の動作に割り当てることがで
きる時間が少なくなって、書込余裕時間（書込マージン
）を十分に確保することが難しくなる、という問題が生
じるようになる。
この発明の目的は、ＥＥＰ−ＲＯＭを内蔵した半導体集
積回路装［Ｋあって、そのＥＥＰ−ＲＯＭへの書き換え
所要時間を、十分な書込余裕時間を確保しつつ短縮化す
ることを可能にする技術を提供することにある。
積回路装［Ｋあって、そのＥＥＰ−ＲＯＭへの書き換え
所要時間を、十分な書込余裕時間を確保しつつ短縮化す
ることを可能にする技術を提供することにある。
この発明の前記ならびにそのほかの目的と新規な特徴に
ついては、本明細書の記述および添付図面から明らかに
なるであろう。
ついては、本明細書の記述および添付図面から明らかに
なるであろう。
本願において開示される発明のうち代表的なものを簡単
に説明すれば、下記のとおりである。
に説明すれば、下記のとおりである。
すなわち、ＥＥＰ−ＲＯＭ内の記憶データの書き換えに
際し、（１）記憶データを読出してラッチ回路Ａ、Ｂに
保持・退避させる、（２）ラッチ回路Ａ。
際し、（１）記憶データを読出してラッチ回路Ａ、Ｂに
保持・退避させる、（２）ラッチ回路Ａ。
ＢＫ保持されたデータを部分的に書き換える、（３）ラ
ッチ回路の保持データを元の記憶位置に書き込む、以上
の３つの動作（１）（２）（３）のうち、（１）と（２
）の動作を並行して同時に行わせる構成によって、その
ＥＥＰ−ＲＯＭへのアクセス時間を、十分な書込余裕時
間を確保しつつ短縮化することを可能にする、という目
的を達成するものである。
ッチ回路の保持データを元の記憶位置に書き込む、以上
の３つの動作（１）（２）（３）のうち、（１）と（２
）の動作を並行して同時に行わせる構成によって、その
ＥＥＰ−ＲＯＭへのアクセス時間を、十分な書込余裕時
間を確保しつつ短縮化することを可能にする、という目
的を達成するものである。
以下、この発明の代表的な実施例を図面を参照しながら
説明する。
説明する。
なお、図面において同一符号は同一あるいは相当部分を
示す。
示す。
第１図は、この発明が適用されたマイクロ・コンピュー
タの一実施例を示す。
タの一実施例を示す。
同図に示すマイクロ・コンピュータは基本的には前述し
たものと同様である。すなわち、同図に示スマイクロ・
コンピュータはシングルチップ型マイクロ・コンピュー
タとして構成され、デジタル回路としてのＣＰＵ（中央
処理ユニット）１と、電気的に消去および書込可能なメ
モリとしてのＥＥＰ−ＲＯＭ２を有する。ＣＰＵＩとＥ
ＥＰ−ＲＯＭ２は、アドレスバスＬ１、データバスＬ２
、および制御バスＬ３を介して接続されている。
たものと同様である。すなわち、同図に示スマイクロ・
コンピュータはシングルチップ型マイクロ・コンピュー
タとして構成され、デジタル回路としてのＣＰＵ（中央
処理ユニット）１と、電気的に消去および書込可能なメ
モリとしてのＥＥＰ−ＲＯＭ２を有する。ＣＰＵＩとＥ
ＥＰ−ＲＯＭ２は、アドレスバスＬ１、データバスＬ２
、および制御バスＬ３を介して接続されている。
ＣＰＵＩけ、アドレスＡｘおよび読出／書込制御信号Ｒ
，／Ｗなどを発生してＥＥＰ−ＲＯＭ２ｔ−アクセスし
、データバスＬ２を介してデータＤｘの授受を行う。
，／Ｗなどを発生してＥＥＰ−ＲＯＭ２ｔ−アクセスし
、データバスＬ２を介してデータＤｘの授受を行う。
ＥＥＰ−ＲＯＭ２は、記憶セルアレイ２１、アドレスデ
コーダ２２、ラッチ回路Ａ、Ｂ、およびデータ選択回路
２３などを有する。
コーダ２２、ラッチ回路Ａ、Ｂ、およびデータ選択回路
２３などを有する。
記憶セルア１／イ２１には、例えば２バイト（２×８ビ
ツト）を１ワードとする記憶行が５行配列され、全体と
して１０バイト（２バイト×５ワード＝１０バイト）の
記憶容量をもっている。Ｄｔａ。
ツト）を１ワードとする記憶行が５行配列され、全体と
して１０バイト（２バイト×５ワード＝１０バイト）の
記憶容量をもっている。Ｄｔａ。
Ｄ１ｂ〜］）５ａ 、Ｄ５ｂはそれぞれ１バイトずつの
記憶データを示す。各記憶データＤ１ａ、１）１ｂ〜Ｄ
５ａ、Ｄ５ｂは、２バイト（１ワード）を単位として消
去書き込みされるよう罠なっている。
記憶データを示す。各記憶データＤ１ａ、１）１ｂ〜Ｄ
５ａ、Ｄ５ｂは、２バイト（１ワード）を単位として消
去書き込みされるよう罠なっている。
ラッチ回路Ａ、Ｂは、それぞれが１バイトずつのデータ
を保持し、全体としては１ワードのデータを保持する。
を保持し、全体としては１ワードのデータを保持する。
このラッチ回路Ａ、Ｂには、アドレスＡＸの上位桁によ
って指定された部分の記憶データが１ワ一ド単位で一時
的に保持・退避させられる。
って指定された部分の記憶データが１ワ一ド単位で一時
的に保持・退避させられる。
アドレスデコーダ２２は、アドレスＡｘの上位桁に基づ
いて、上記記憶セルアレイ２１の中の任意の１ワードデ
ータを選択するワード選択信号Ｘ１〜Ｘ５を出力する。
いて、上記記憶セルアレイ２１の中の任意の１ワードデ
ータを選択するワード選択信号Ｘ１〜Ｘ５を出力する。
これとともに、そのアドレスＡＸの下位桁に基づいて、
上記２．子回路Ａ、Ｂのいずれか一方を選択するラッチ
選択信号ＸＯを出力する。
上記２．子回路Ａ、Ｂのいずれか一方を選択するラッチ
選択信号ＸＯを出力する。
データ選択回路２３は一種の切換回路であって、上記ラ
ッチ選択信号Ｘｏによって制御される。
ッチ選択信号Ｘｏによって制御される。
上述した構成に加えて、この実施例では、上記ＥＥＰ−
ＲＯＭ２の書き換えに際して、上記２つ
□。
ＲＯＭ２の書き換えに際して、上記２つ
□。
□
のラッチ回路Ａ、Ｂは、アドレスＡＸの下位桁に
：よって選択されたラッチ回路だけが外部から
のデータを書き込まれ、他の非選択のラッチ回路はメモ
リセル２１内の非書換部分の記憶データが書き込まれる
ように構成されている。このため、書き換え時には、デ
ータ選択回路２３に与えられる選択信号ＸＯがラッチ回
路Ａ、Ｈにも与えられるようＫなっている。これＫよっ
て、ラッチ回路Ａ。
：よって選択されたラッチ回路だけが外部から
のデータを書き込まれ、他の非選択のラッチ回路はメモ
リセル２１内の非書換部分の記憶データが書き込まれる
ように構成されている。このため、書き換え時には、デ
ータ選択回路２３に与えられる選択信号ＸＯがラッチ回
路Ａ、Ｈにも与えられるようＫなっている。これＫよっ
て、ラッチ回路Ａ。
Ｂの読出／書込のモードが個別に制御され、記憶データ
の書き換えに際しては、その書き換えに伴って一旦消去
される非常換データＤｌｂを読出して２ツチ回路ＢＫ保
持・退避させる動作と、書込データが保持されるラッチ
回路に外部からデータの書込を行う動作とを、互いＫＡ
行して同時に行わせられるようになっている。
の書き換えに際しては、その書き換えに伴って一旦消去
される非常換データＤｌｂを読出して２ツチ回路ＢＫ保
持・退避させる動作と、書込データが保持されるラッチ
回路に外部からデータの書込を行う動作とを、互いＫＡ
行して同時に行わせられるようになっている。
第２図は、上述し九マイクロ・コンピュータ忙おいて、
ＥＥＰ−ＲＯＭ２の記憶データの一部を書き換えるとき
の動作例を示す。
ＥＥＰ−ＲＯＭ２の記憶データの一部を書き換えるとき
の動作例を示す。
また、第３図（ａ）（ｂ）は、ＥＥＰ−ＲＯＭ２０記憶
データの一部を書き換える場合において、そのＥＥＰ−
ＲＯＭ２内の状態の変化を２段階に分けて示す。
データの一部を書き換える場合において、そのＥＥＰ−
ＲＯＭ２内の状態の変化を２段階に分けて示す。
第２図および第３図化おいて、例えばＥＥＰ−ＲＯＭ２
内の１バイトの記憶データ１）ａｌを書き換える場合に
は、先ず、第１段階として、ＣＰＵＩからアドレスＡＸ
および書込データＤＸをＥＥＰ−几ＯＭ２に与える。こ
れと同時忙、読出／書込制御信号Ｒ／Ｗを書込指定モー
ドに設定する。すると、第３図（ａ）Ｋ示すように、書
き換えに伴って一旦消去される非書換データ］）ｌｂが
読出されてラッチ回路Ｂ４Ｃ保持・退避させられる動作
とともに、ラッチ回路ＡＫ外部からの書込データ］）ｘ
が書き込まれる動作が、同時に行われる。っｔｂ、こζ
では、前述した第１．第２の２つの段階の動作（１）（
２）が並行して同時に行われる。
内の１バイトの記憶データ１）ａｌを書き換える場合に
は、先ず、第１段階として、ＣＰＵＩからアドレスＡＸ
および書込データＤＸをＥＥＰ−几ＯＭ２に与える。こ
れと同時忙、読出／書込制御信号Ｒ／Ｗを書込指定モー
ドに設定する。すると、第３図（ａ）Ｋ示すように、書
き換えに伴って一旦消去される非書換データ］）ｌｂが
読出されてラッチ回路Ｂ４Ｃ保持・退避させられる動作
とともに、ラッチ回路ＡＫ外部からの書込データ］）ｘ
が書き込まれる動作が、同時に行われる。っｔｂ、こζ
では、前述した第１．第２の２つの段階の動作（１）（
２）が並行して同時に行われる。
従って、この第１段階の後は、ただちに前述した第３段
階の動作（３）Ｋ相当する動作に入ることができる。す
まわち、とζでは、第２の段階にて、ｔｓａ図（ｂ）に
示すように、ラッチ回路Ａ、Ｂの各保持データＤｘ 、
ＤＩｂが記憶セルアレイ２１内の元の記憶位置に書き込
まれる。
階の動作（３）Ｋ相当する動作に入ることができる。す
まわち、とζでは、第２の段階にて、ｔｓａ図（ｂ）に
示すように、ラッチ回路Ａ、Ｂの各保持データＤｘ 、
ＤＩｂが記憶セルアレイ２１内の元の記憶位置に書き込
まれる。
以上のよりに・して、書き換え動作の最初から書込動作
を行うことによ、９、ＥＥＰ−ＲＯＭ２内の任意の１バ
イトデータが短いアクセス時間（ｔａｃ＝ｔ２）で完了
する。これによシ、ＥＥＰ−ＲＯＭ２への書き換え所要
時間（ｔａｃ ）を、十分な書込余裕時間を確保しつつ
短縮化することができるようにカる。
を行うことによ、９、ＥＥＰ−ＲＯＭ２内の任意の１バ
イトデータが短いアクセス時間（ｔａｃ＝ｔ２）で完了
する。これによシ、ＥＥＰ−ＲＯＭ２への書き換え所要
時間（ｔａｃ ）を、十分な書込余裕時間を確保しつつ
短縮化することができるようにカる。
（１）ＥＥＰ−ＲＯＭ内の記憶データの書き換えに際し
、（１）記憶データを読出してラッチ回路Ａ、ＢＫ保持
・退避させる、（２）ラッチ回路Ａ、Ｈに保持されたデ
ータを部分的に書き換える、（３）ラッチ回路の保持デ
ータを元の記憶位置に書き込む、以上の３つの動作（１
）（２）（３）のうち、（１）と（２）の動作を並行し
て同時に行わせる構成によって、そのＥＢＰ−ＲＯＭへ
のアクセス時間を、十分な書込余裕時間を確保しつつ短
縮化することができるようになる、という効果が得られ
る。
、（１）記憶データを読出してラッチ回路Ａ、ＢＫ保持
・退避させる、（２）ラッチ回路Ａ、Ｈに保持されたデ
ータを部分的に書き換える、（３）ラッチ回路の保持デ
ータを元の記憶位置に書き込む、以上の３つの動作（１
）（２）（３）のうち、（１）と（２）の動作を並行し
て同時に行わせる構成によって、そのＥＢＰ−ＲＯＭへ
のアクセス時間を、十分な書込余裕時間を確保しつつ短
縮化することができるようになる、という効果が得られ
る。
以上本発明者によってなされた発明を実施例に基づき具
体的に説明したが、この発明は上記実施例に限定される
ものではなく、その要旨を逸脱しない範囲で種々変更可
能であることはいうまでもない。例えば、上記ＥＥＰ−
ＲＯＭ２の記憶データ構成は、２バイト１ワード以外の
組合せであってもよい。
体的に説明したが、この発明は上記実施例に限定される
ものではなく、その要旨を逸脱しない範囲で種々変更可
能であることはいうまでもない。例えば、上記ＥＥＰ−
ＲＯＭ２の記憶データ構成は、２バイト１ワード以外の
組合せであってもよい。
以上、本発明者によってなされた発明をその背景となっ
た利用分野であるシングルチップ型マイクロ・コンピュ
ータに適用した場合について説明したが、それに限定さ
れるものではなく、例えば演算プロセッサや通信インタ
ーフェースなどの周辺機能用の半導体集積回路装置など
にも適用できる。
た利用分野であるシングルチップ型マイクロ・コンピュ
ータに適用した場合について説明したが、それに限定さ
れるものではなく、例えば演算プロセッサや通信インタ
ーフェースなどの周辺機能用の半導体集積回路装置など
にも適用できる。
第１図はこの発明が適用されたＥＥＰ−ＲＯＭ内蔵のシ
ングルチップ型マイクロ・コンピュータを示すブロック
図、 第２図はこの発明が適用されたシングルチップｍ−ｒイ
ｐ口・コンピュータにおけるＥＥＰ−ＲＯＭの書き換え
動作の一例を示すタイミングチャート、 第３図（ａ）、（ｂ）はこの発明が適用されたシングル
チ、プ型マイクロ・コンピュータがＥＥＰ−ＲＯＭの書
き換え動作を行うときの状態を段階別に示した図、 第４図は従来のＢＥＰ−ＲＯＭ内蔵シングルチップ型ブ
イクロにコンピュータの構成例を示すフ。 ロック図、 第５図は従来のシングルチップ型マイクロ・コンピュー
タにおけるＥ Ｅ Ｐ −ＲＯＭの書き換え動作の一例
を示すタイミングチャート、 第６図（ａｌｂ）、（Ｃ）は従来のシングルチップ型マ
イクロ・コンピュータがＥＥＰ−ＲＯＭの書き換え動作
を行うときの状態を段階別に示した図である。 １・・・ＣＰＵ（中央処理ユニット）、２・・・ＥＥＰ
−ＲＯＭ、２１・・・記憶セルアレイ、２２・・・アド
レスデコーダ、２３・・・データ選択回路、Ａ、Ｂ・・
・ラッチ回路、Ｌｌ・・・アドレスバス、Ｌ２・・・デ
ータノ（ヌ、Ｌ３・・・制限バス、Ｄｘ・・・書込デー
タ、Ａｘ・・・アドレス。 第 ２ 図 ヒーーーｌ−Ｃ−一一一
ングルチップ型マイクロ・コンピュータを示すブロック
図、 第２図はこの発明が適用されたシングルチップｍ−ｒイ
ｐ口・コンピュータにおけるＥＥＰ−ＲＯＭの書き換え
動作の一例を示すタイミングチャート、 第３図（ａ）、（ｂ）はこの発明が適用されたシングル
チ、プ型マイクロ・コンピュータがＥＥＰ−ＲＯＭの書
き換え動作を行うときの状態を段階別に示した図、 第４図は従来のＢＥＰ−ＲＯＭ内蔵シングルチップ型ブ
イクロにコンピュータの構成例を示すフ。 ロック図、 第５図は従来のシングルチップ型マイクロ・コンピュー
タにおけるＥ Ｅ Ｐ −ＲＯＭの書き換え動作の一例
を示すタイミングチャート、 第６図（ａｌｂ）、（Ｃ）は従来のシングルチップ型マ
イクロ・コンピュータがＥＥＰ−ＲＯＭの書き換え動作
を行うときの状態を段階別に示した図である。 １・・・ＣＰＵ（中央処理ユニット）、２・・・ＥＥＰ
−ＲＯＭ、２１・・・記憶セルアレイ、２２・・・アド
レスデコーダ、２３・・・データ選択回路、Ａ、Ｂ・・
・ラッチ回路、Ｌｌ・・・アドレスバス、Ｌ２・・・デ
ータノ（ヌ、Ｌ３・・・制限バス、Ｄｘ・・・書込デー
タ、Ａｘ・・・アドレス。 第 ２ 図 ヒーーーｌ−Ｃ−一一一
Claims (1)
- 【特許請求の範囲】 １、データ書換部分の記憶データ退避のために複数のラ
ッチ回路を有する電気的に消去および書込可能な不揮発
性メモリと、上記ラッチ回路を介して記憶データの書き
換えあるいは読出を行うデジタル回路とが一緒に形成さ
れた半導体集積回路装置であって、上記記憶データの書
き換えに際し、その書き換えに伴って一旦消去される非
書換データを読出してラッチ回路に退避させる動作と、
書込データが保持されるラッチ回路に外部からのデータ
書込を行う動作とを、互いに並行して同時に行わせるよ
うにしたことを特徴とする半導体集積回路装置。 ２、上記不揮発性メモリの書き換えに際して、上記複数
のラッチ回路は、アドレスによって選択されたラッチ回
路だけが外部からのデータを書き込まれ、他の非選択の
ラッチ回路はメモリ内の非書換部分の記憶データが書き
込まれるように構成されていることを特徴とする特許請
求の範囲第１項記載の半導体集積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18411585A JPH0789439B2 (ja) | 1985-08-23 | 1985-08-23 | 半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18411585A JPH0789439B2 (ja) | 1985-08-23 | 1985-08-23 | 半導体集積回路装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6246493A true JPS6246493A (ja) | 1987-02-28 |
| JPH0789439B2 JPH0789439B2 (ja) | 1995-09-27 |
Family
ID=16147644
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP18411585A Expired - Lifetime JPH0789439B2 (ja) | 1985-08-23 | 1985-08-23 | 半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0789439B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH05233464A (ja) * | 1992-02-25 | 1993-09-10 | Fuji Photo Film Co Ltd | Ｅｅｐｒｏｍのデータ書換方法およびｅｅｐｒｏｍカード |
| US7219116B2 (en) | 2002-08-21 | 2007-05-15 | Oki Electric Industry Co., Ltd. | Data processing apparatus |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58115673A (ja) * | 1981-12-28 | 1983-07-09 | Fujitsu Ltd | 記憶情報制御方式及び装置 |
-
1985
- 1985-08-23 JP JP18411585A patent/JPH0789439B2/ja not_active Expired - Lifetime
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58115673A (ja) * | 1981-12-28 | 1983-07-09 | Fujitsu Ltd | 記憶情報制御方式及び装置 |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH05233464A (ja) * | 1992-02-25 | 1993-09-10 | Fuji Photo Film Co Ltd | Ｅｅｐｒｏｍのデータ書換方法およびｅｅｐｒｏｍカード |
| US7219116B2 (en) | 2002-08-21 | 2007-05-15 | Oki Electric Industry Co., Ltd. | Data processing apparatus |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0789439B2 (ja) | 1995-09-27 |
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