JPH04304012A - フイルタ回路 - Google Patents
フイルタ回路Info
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- JPH04304012A JPH04304012A JP3093600A JP9360091A JPH04304012A JP H04304012 A JPH04304012 A JP H04304012A JP 3093600 A JP3093600 A JP 3093600A JP 9360091 A JP9360091 A JP 9360091A JP H04304012 A JPH04304012 A JP H04304012A
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03H—IMPEDANCE NETWORKS, e.g. RESONANT CIRCUITS; RESONATORS
- H03H9/00—Networks comprising electromechanical or electro-acoustic elements; Electromechanical resonators
- H03H9/46—Filters
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03H—IMPEDANCE NETWORKS, e.g. RESONANT CIRCUITS; RESONATORS
- H03H11/00—Networks using active elements
- H03H11/02—Multiple-port networks
- H03H11/04—Frequency selective two-port networks
- H03H11/12—Frequency selective two-port networks using amplifiers with feedback
- H03H11/1213—Frequency selective two-port networks using amplifiers with feedback using transistor amplifiers
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- Acoustics & Sound (AREA)
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【目次】以下の順序で本発明を説明する。
産業上の利用分野
従来の技術（図６〜図８）
発明が解決しようとする課題（図９〜図１２）課題を解
決するための手段（図１及び図２）作用（図３） 実施例（図１〜図５） 発明の効果
決するための手段（図１及び図２）作用（図３） 実施例（図１〜図５） 発明の効果
【０００２】
【産業上の利用分野】本発明はフイルタ回路に関し、特
に容量接地型のフイルタ回路に適用して好適なものであ
る。
に容量接地型のフイルタ回路に適用して好適なものであ
る。
【０００３】
【従来の技術】従来、トンランジスタ、容量及び抵抗の
組み合わせでなるフイルタ回路においては、複数の入力
端のうちの１つに入力信号を入力することにより、所望
のフイルタ回路（すなわち多入力１出力型のフイルタ）
を構成するようになされている。フイルタ回路１は、図
７に示すように、相互コンダクタンス可変型の２段のオ
ペアンプ２、３及びバツフア４で構成され、入力信号Ｖ
ｉｎＬをオペアンプ２の非反転入力端に入力すると共に
、入力信号ＶｉｎＢ 及びＶｉｎＨ をそれぞれオペア
ンプ２、３の非反転入力端及びバツフア４の入力端にコ
ンデンサＣ２及びＣ１を介して入力し、バツフア４より
出力信号ＶＯ として出力するようになされている。
組み合わせでなるフイルタ回路においては、複数の入力
端のうちの１つに入力信号を入力することにより、所望
のフイルタ回路（すなわち多入力１出力型のフイルタ）
を構成するようになされている。フイルタ回路１は、図
７に示すように、相互コンダクタンス可変型の２段のオ
ペアンプ２、３及びバツフア４で構成され、入力信号Ｖ
ｉｎＬをオペアンプ２の非反転入力端に入力すると共に
、入力信号ＶｉｎＢ 及びＶｉｎＨ をそれぞれオペア
ンプ２、３の非反転入力端及びバツフア４の入力端にコ
ンデンサＣ２及びＣ１を介して入力し、バツフア４より
出力信号ＶＯ として出力するようになされている。
【０００４】またオペアンプ２及び３の反転入力端には
、出力信号ＶＯ がそれぞれ帰還されるようになされて
いる。このフイルタ回路１は、図８に示すように、オペ
アンプ５及び出力端のコンデンサＣ３（図８（Ａ））を
積分器５Ａ、入力側の減算器５Ｂ及び出力側の加算器５
Ｃ（図８（Ｂ））と表すことにより、図９に示すような
等価回路で表すことができる。
、出力信号ＶＯ がそれぞれ帰還されるようになされて
いる。このフイルタ回路１は、図８に示すように、オペ
アンプ５及び出力端のコンデンサＣ３（図８（Ａ））を
積分器５Ａ、入力側の減算器５Ｂ及び出力側の加算器５
Ｃ（図８（Ｂ））と表すことにより、図９に示すような
等価回路で表すことができる。
【０００５】ここで出力信号ＶＯ の伝達関数は、入力
信号ＶｉｎＬ 、ＶｉｎＢ 、ＶｉｎＨ を用いて、次
式
信号ＶｉｎＬ 、ＶｉｎＢ 、ＶｉｎＨ を用いて、次
式
【数１】
と表すことができる。ここでωＯ 及びＱは、第１及び
第２のオペアンプ２及び３の角周波数ω１ 及びω２
を用いて、次式
第２のオペアンプ２及び３の角周波数ω１ 及びω２
を用いて、次式
【数２】
【数３】
で表される。
【０００６】因に、角周波数ω１ 及びω２ は、第１
及び第２のオペアンプ２及び３の相互コンダクタンスｇ
１ 及びｇ２ を用いて、次式
及び第２のオペアンプ２及び３の相互コンダクタンスｇ
１ 及びｇ２ を用いて、次式
【数４】
【数５】
で表される。
【０００７】すなわちフイルタ回路１は、入力信号Ｖｉ
ｎＬ のみを入力する場合（以下、容量接地入力という
）、すなわち（１）式にＶｉｎＢ ＝ＶｉｎＨ ＝０を
代入する場合、次式
ｎＬ のみを入力する場合（以下、容量接地入力という
）、すなわち（１）式にＶｉｎＢ ＝ＶｉｎＨ ＝０を
代入する場合、次式
【数６】
に示すように、ローパスフイルタを構成し、またコンデ
ンサ（Ｃ２、Ｃ１）を介して入力信号を入力する場合（
以下、フローテイング入力という）、例えば入力信号Ｖ
ｉｎＨ のみを入力する場合、すなわち（１）式にＶｉ
ｎＬ＝ＶｉｎＢ ＝０を代入する場合、次式
ンサ（Ｃ２、Ｃ１）を介して入力信号を入力する場合（
以下、フローテイング入力という）、例えば入力信号Ｖ
ｉｎＨ のみを入力する場合、すなわち（１）式にＶｉ
ｎＬ＝ＶｉｎＢ ＝０を代入する場合、次式
【数７】
に示すように、ハイパスフイルタを構成することができ
る。
る。
【０００８】
【発明が解決しようとする課題】ところがこのようなフ
イルタ回路１の場合、容量接地入力ではローパスフイル
タしか構成することができず、容量接地入力のフイルタ
に用いてハイパスフイルタを設計したい場合には適用で
きなかつた。また１入力多出力型フイルタ回路（図１０
）及び多入力多出力型フイルタ回路（図１１及び図１２
）を用いてフイルタ回路を構成することが考えられるが
、いずれの場合にも容量接地入力では、簡易な構成でハ
イパスフイルタを構成することはできなかつた。
イルタ回路１の場合、容量接地入力ではローパスフイル
タしか構成することができず、容量接地入力のフイルタ
に用いてハイパスフイルタを設計したい場合には適用で
きなかつた。また１入力多出力型フイルタ回路（図１０
）及び多入力多出力型フイルタ回路（図１１及び図１２
）を用いてフイルタ回路を構成することが考えられるが
、いずれの場合にも容量接地入力では、簡易な構成でハ
イパスフイルタを構成することはできなかつた。
【０００９】すなわち１入力多出力型フイルタ回路１０
の場合、第１及び第２の積分器１１Ａ、１２Ｂを介して
出力される出力信号ＶＯ１、第１の積分器１１Ａのみを
介して出力される出力信号ＶＯ３は、伝達関数からそれ
ぞれローパスフイルタ及びバンドパスフイルタを構成す
るが、第１の減算器１１Ｂを介して出力される出力信号
ＶＯ２は、（７）式の分子に１次の項を含むハイパスフ
イルタしか構成できなかつた。また多入力多出力型フイ
ルタ回路を構成するフイードバツク型２次フイルタ１３
（図１１）及びフイードフオワード型２次フイルタ１６
（図１２）の場合、入力信号ＶｉｎＡ に対して第１及
び第２の出力端から出力される出力信号Ｖ０１及びＶ０
２は、それぞれ図１３に示すように、ハイパスフイルタ
を構成することはできなかつた。
の場合、第１及び第２の積分器１１Ａ、１２Ｂを介して
出力される出力信号ＶＯ１、第１の積分器１１Ａのみを
介して出力される出力信号ＶＯ３は、伝達関数からそれ
ぞれローパスフイルタ及びバンドパスフイルタを構成す
るが、第１の減算器１１Ｂを介して出力される出力信号
ＶＯ２は、（７）式の分子に１次の項を含むハイパスフ
イルタしか構成できなかつた。また多入力多出力型フイ
ルタ回路を構成するフイードバツク型２次フイルタ１３
（図１１）及びフイードフオワード型２次フイルタ１６
（図１２）の場合、入力信号ＶｉｎＡ に対して第１及
び第２の出力端から出力される出力信号Ｖ０１及びＶ０
２は、それぞれ図１３に示すように、ハイパスフイルタ
を構成することはできなかつた。
【００１０】本発明は以上の点を考慮してなされたもの
で、簡易な構成により容量接地型のハイパスフイルタを
構成することができるフイルタ回路を提案しようとする
ものである。
で、簡易な構成により容量接地型のハイパスフイルタを
構成することができるフイルタ回路を提案しようとする
ものである。
【００１１】
【課題を解決するための手段】かかる課題を解決するた
め第１の発明においては、差動増幅回路でなり、直列接
続されたＮ個（Ｎ≧１）の積分器２１、２２と、差動増
幅回路でなり、入力信号Ｖｉｎから積分器２１、２２よ
り出力される各出力信号Ｖ１ 及びＶ２ を減算し、減
算結果をフイルタ出力Ｖ０ として出力する減算器２３
とを具えるようにする。また第２の発明においては、積
分器の初段２１は、非反転入力側に接続される抵抗値Ｒ
のＮ倍の抵抗値ＮＲを有する抵抗Ｒ２及びＲ３を介して
各出力信号Ｖ１ 及びＶ２ をそれぞれ帰還入力させる
と共に、減算器２３の入力段Ｑ１１及びＱ１２は、初段
の積分器２１の入力段Ｑ３及びＱ５と差動対をなすよう
にする。
め第１の発明においては、差動増幅回路でなり、直列接
続されたＮ個（Ｎ≧１）の積分器２１、２２と、差動増
幅回路でなり、入力信号Ｖｉｎから積分器２１、２２よ
り出力される各出力信号Ｖ１ 及びＶ２ を減算し、減
算結果をフイルタ出力Ｖ０ として出力する減算器２３
とを具えるようにする。また第２の発明においては、積
分器の初段２１は、非反転入力側に接続される抵抗値Ｒ
のＮ倍の抵抗値ＮＲを有する抵抗Ｒ２及びＲ３を介して
各出力信号Ｖ１ 及びＶ２ をそれぞれ帰還入力させる
と共に、減算器２３の入力段Ｑ１１及びＱ１２は、初段
の積分器２１の入力段Ｑ３及びＱ５と差動対をなすよう
にする。
【００１２】
【作用】初段の積分器２１から出力される帰還出力（ω
２ ／ｓ）・Ｖｉｎと初段及び次段の積分器２１及び２
２を通過した帰還出力（ω１ ・ω２ ／ｓ２ ） ・
Ｖｉｎとを減算回路２３にそれぞれ帰還し、入力信号Ｖ
ｉｎからそれぞれ減算して出力信号ＶＯ として出力す
ることにより、従来に比して一段と簡易な構成により容
量接地型のフイルタ回路を実現することができる。
２ ／ｓ）・Ｖｉｎと初段及び次段の積分器２１及び２
２を通過した帰還出力（ω１ ・ω２ ／ｓ２ ） ・
Ｖｉｎとを減算回路２３にそれぞれ帰還し、入力信号Ｖ
ｉｎからそれぞれ減算して出力信号ＶＯ として出力す
ることにより、従来に比して一段と簡易な構成により容
量接地型のフイルタ回路を実現することができる。
【００１３】
【実施例】以下図面について、本発明の一実施例を詳述
する。
する。
【００１４】図１において、２０は全体として２段のオ
ペアンプでなる容量接地型ハイパスフイルタを示し、図
２に示すような等価回路により構成されている。ハイパ
スフイルタ２０は、２段の積分器２１及び２２を有し、
初段及び次段の積分器２１及び２２の出力Ｖ１ 及びＶ
２ をそれぞれ減算器２３に帰還させ、入力信号Ｖｉｎ
と第１及び第２の出力Ｖ１ 及びＶ２ との差出力を出
力信号ＶＯ として出力するようになされている。
ペアンプでなる容量接地型ハイパスフイルタを示し、図
２に示すような等価回路により構成されている。ハイパ
スフイルタ２０は、２段の積分器２１及び２２を有し、
初段及び次段の積分器２１及び２２の出力Ｖ１ 及びＶ
２ をそれぞれ減算器２３に帰還させ、入力信号Ｖｉｎ
と第１及び第２の出力Ｖ１ 及びＶ２ との差出力を出
力信号ＶＯ として出力するようになされている。
【００１５】このときハイパスフイルタ２０の出力信号
ＶＯ は、積分器２１及び２２の角周波数ω１ 及びω
２ を用いて、次式
ＶＯ は、積分器２１及び２２の角周波数ω１ 及びω
２ を用いて、次式
【数８】
で表せる。これによりハイパスフイルタ２０の伝達関数
は、次式
は、次式
【数９】
に示すように理想的なハイパスフイルタの特性を示す。
【００１６】ここで第１及び第２の積分器２１及び２２
は、カレントミラー型の差動増幅回路で構成されている
。入力信号Ｖｉｎは、ＮＰＮ型のトランジスタＱ１、Ｑ
２及び抵抗Ｒ１を順次介して非反転入力側の差動増幅用
トランジスタＱ３のベースに入力されると共に、トラン
ジスタＱ３と差動対をなす減算器２３の非反転入力端に
入力されるようになされている。
は、カレントミラー型の差動増幅回路で構成されている
。入力信号Ｖｉｎは、ＮＰＮ型のトランジスタＱ１、Ｑ
２及び抵抗Ｒ１を順次介して非反転入力側の差動増幅用
トランジスタＱ３のベースに入力されると共に、トラン
ジスタＱ３と差動対をなす減算器２３の非反転入力端に
入力されるようになされている。
【００１７】また第１の積分器２１から出力される差動
出力Ｖ１ は、ＮＰＮ型のトランジスタＱ４及び抵抗Ｒ
２を介して反転入力側の差動増幅用トランジスタＱ５の
ベースに入力されるようになされている。第２の積分器
２２から出力される差動出力Ｖ２ も同様に、ＮＰＮ型
のトランジスタＱ６及び抵抗Ｒ３を順次介してトランジ
スタＱ５のベースに入力されるようになされている。
出力Ｖ１ は、ＮＰＮ型のトランジスタＱ４及び抵抗Ｒ
２を介して反転入力側の差動増幅用トランジスタＱ５の
ベースに入力されるようになされている。第２の積分器
２２から出力される差動出力Ｖ２ も同様に、ＮＰＮ型
のトランジスタＱ６及び抵抗Ｒ３を順次介してトランジ
スタＱ５のベースに入力されるようになされている。
【００１８】差動増幅用トランジスタＱ３及びＱ５のエ
ミツタは互いに接続され、ＮＰＮ型のトランジスタＱ７
及び抵抗Ｒ４でなる定電流源２４に接続されている。こ
のトランジスタＱ３及びＱ５のコレクタには、それぞれ
ＰＮＰ型のトランジスタでなる能動負荷としてのトラン
ジスタＱ８及びＱ９のコレクタに接続されている。
ミツタは互いに接続され、ＮＰＮ型のトランジスタＱ７
及び抵抗Ｒ４でなる定電流源２４に接続されている。こ
のトランジスタＱ３及びＱ５のコレクタには、それぞれ
ＰＮＰ型のトランジスタでなる能動負荷としてのトラン
ジスタＱ８及びＱ９のコレクタに接続されている。
【００１９】ここでトランジスタＱ８及びＱ９のエミツ
タは、抵抗Ｒ５及びＲ６を介して電源ラインＬに接続さ
れ、電源電圧ＶＥＥが与えられるようになされていると
共に、ベースは互いに接続されてトランジスタＱ８のコ
レクタに接続されている。これにより負荷トランジスタ
Ｑ８はダイオード接続されている。
タは、抵抗Ｒ５及びＲ６を介して電源ラインＬに接続さ
れ、電源電圧ＶＥＥが与えられるようになされていると
共に、ベースは互いに接続されてトランジスタＱ８のコ
レクタに接続されている。これにより負荷トランジスタ
Ｑ８はダイオード接続されている。
【００２０】差動増幅用トランジスタＱ３及びＱ５のベ
ースは、それぞれダイオードＤ１及びＤ２を介して互い
に接続され、ＮＰＮ型のトランジスタＱ１０及び抵抗Ｒ
５で構成される定電流源２５に接続されるようになされ
ている。ここで反転入力側に並列接続された抵抗Ｒ２及
びＲ３は、非反転入力側の抵抗Ｒ１に対して２倍の抵抗
値（２Ｒ）を有し、差動増幅用トランジスタＱ３及びＱ
５のベース電圧にオフセツトが生じないようになされて
いる。
ースは、それぞれダイオードＤ１及びＤ２を介して互い
に接続され、ＮＰＮ型のトランジスタＱ１０及び抵抗Ｒ
５で構成される定電流源２５に接続されるようになされ
ている。ここで反転入力側に並列接続された抵抗Ｒ２及
びＲ３は、非反転入力側の抵抗Ｒ１に対して２倍の抵抗
値（２Ｒ）を有し、差動増幅用トランジスタＱ３及びＱ
５のベース電圧にオフセツトが生じないようになされて
いる。
【００２１】すなわちトランジスタＱ３のベースには、
抵抗Ｒ１を流れる電流がＩ／２より、ＶＥＥ−（Ｉ・Ｒ
）／２の電位が供給されると共に、トランジスタＱ５の
ベースには、抵抗Ｒ２及びＲ３を流れる電流がそれぞれ
Ｉ／４より、ＶＥＥ−（２Ｒ・Ｉ／４）の電位が供給さ
れ、互いに同電位に保たれるようになされている。また
差動増幅用トランジスタＱ３及びＱ５は、負荷用トラン
ジスタＱ８及びＱ９に対して２倍の大きさを有し（図中
、Ａ及び２Ａで示す）、これによりオペアンプ２１の出
力端にあたるトランジスタＱ５及びＱ９との接続中点か
ら電源ライン及びアース間に形成され、接地容量を形成
する寄生容量Ｃｊｐ及びＣｊｎの電圧依存特性が一致す
るようになされている（図３）。
抵抗Ｒ１を流れる電流がＩ／２より、ＶＥＥ−（Ｉ・Ｒ
）／２の電位が供給されると共に、トランジスタＱ５の
ベースには、抵抗Ｒ２及びＲ３を流れる電流がそれぞれ
Ｉ／４より、ＶＥＥ−（２Ｒ・Ｉ／４）の電位が供給さ
れ、互いに同電位に保たれるようになされている。また
差動増幅用トランジスタＱ３及びＱ５は、負荷用トラン
ジスタＱ８及びＱ９に対して２倍の大きさを有し（図中
、Ａ及び２Ａで示す）、これによりオペアンプ２１の出
力端にあたるトランジスタＱ５及びＱ９との接続中点か
ら電源ライン及びアース間に形成され、接地容量を形成
する寄生容量Ｃｊｐ及びＣｊｎの電圧依存特性が一致す
るようになされている（図３）。
【００２２】ここで寄生容量Ｃｊｐ及びＣｊｎの合成容
量ＣＴ は、寄生容量Ｃｊｐ及びＣｊｎが交流的に並列
であることによりＣｊｐ＋Ｃｊｎと表せ、図４に示すよ
うに、電源電圧と接地電位の中間電位で動作させる場合
、互いの電圧特性を打ち消し、１〔Ｖｐ−ｐ 〕の入力
信号に対して電圧特性の変化が±１〔％〕未満と安定し
た接地容量として動作することにより、ＳＮ比の高い出
力信号Ｖ１ を次段に出力することができる。この結果
、寄生容量の電圧依存の影響をなくすため、従来出力端
に接続する必要があつた電圧依存性のない内蔵コンデン
サ（寄生容量に対して約１０倍の容量を有する）を接続
する必要をなくし得、フイルタ回路を一段と小さくする
ことができると共に消費電力を１／１０にすることがで
きる。
量ＣＴ は、寄生容量Ｃｊｐ及びＣｊｎが交流的に並列
であることによりＣｊｐ＋Ｃｊｎと表せ、図４に示すよ
うに、電源電圧と接地電位の中間電位で動作させる場合
、互いの電圧特性を打ち消し、１〔Ｖｐ−ｐ 〕の入力
信号に対して電圧特性の変化が±１〔％〕未満と安定し
た接地容量として動作することにより、ＳＮ比の高い出
力信号Ｖ１ を次段に出力することができる。この結果
、寄生容量の電圧依存の影響をなくすため、従来出力端
に接続する必要があつた電圧依存性のない内蔵コンデン
サ（寄生容量に対して約１０倍の容量を有する）を接続
する必要をなくし得、フイルタ回路を一段と小さくする
ことができると共に消費電力を１／１０にすることがで
きる。
【００２３】また第２の積分器２２は、第１の積分器２
１と同様の構成を有し、反転入力側の差動増幅用トラン
ジスタＱ５Ａのベースに中間電位ＶＥＥ／２がトランジ
スタＱ４Ａ及び抵抗Ｒ２Ａを介して供給されることを除
いて同様の構成を有している。第２の積分器２２の出力
信号Ｖ２ は、接続中点Ｐ１１から第１の積分器２１の
トランジスタＱ６のベースに帰還入力されるようになさ
れている。
１と同様の構成を有し、反転入力側の差動増幅用トラン
ジスタＱ５Ａのベースに中間電位ＶＥＥ／２がトランジ
スタＱ４Ａ及び抵抗Ｒ２Ａを介して供給されることを除
いて同様の構成を有している。第２の積分器２２の出力
信号Ｖ２ は、接続中点Ｐ１１から第１の積分器２１の
トランジスタＱ６のベースに帰還入力されるようになさ
れている。
【００２４】ここで第１の積分器２１の非反転入力側ト
ランジスタＱ３のベース及びダイオードＤ１との接続中
点Ｐ１２は、カレントミラー型の差動増幅回路で構成さ
れる減算器２３の差動増幅用トランジスタＱ１１のベー
スに接続され、入力信号Ｖｉｎが入力されるようになさ
れている。また反転入力側トランジスタＱ５のベース及
びダイオードＤ２との接続中点Ｐ１３には、差動増幅用
トランジスタＱ１２のベースに接続され、積分器２１及
び２２の出力信号Ｖ１ 及びＶ２ が帰還入力されるよ
うになされている。
ランジスタＱ３のベース及びダイオードＤ１との接続中
点Ｐ１２は、カレントミラー型の差動増幅回路で構成さ
れる減算器２３の差動増幅用トランジスタＱ１１のベー
スに接続され、入力信号Ｖｉｎが入力されるようになさ
れている。また反転入力側トランジスタＱ５のベース及
びダイオードＤ２との接続中点Ｐ１３には、差動増幅用
トランジスタＱ１２のベースに接続され、積分器２１及
び２２の出力信号Ｖ１ 及びＶ２ が帰還入力されるよ
うになされている。
【００２５】減算器２３の差動増幅用トランジスタＱ１
１及びＱ１２のエミツタは互いに接続され、トランジス
タＱ１２及び抵抗Ｒ７でなる定電流源２６に接続される
と共に、コレクタに能動負荷としてのトランジスタＱ１
３及びＱ１４のコレクタが接続されている。ここでトラ
ンジスタＱ１２及びＱ１４の接続中点Ｐ１４には抵抗Ｒ
１０が一方を接地されて接続され、入力信号Ｖｉｎから
第１及び第２の出力信号Ｖ１ 及びＶ２ を減算してな
る出力信号ＶＯ が出力されるようになされている。
１及びＱ１２のエミツタは互いに接続され、トランジス
タＱ１２及び抵抗Ｒ７でなる定電流源２６に接続される
と共に、コレクタに能動負荷としてのトランジスタＱ１
３及びＱ１４のコレクタが接続されている。ここでトラ
ンジスタＱ１２及びＱ１４の接続中点Ｐ１４には抵抗Ｒ
１０が一方を接地されて接続され、入力信号Ｖｉｎから
第１及び第２の出力信号Ｖ１ 及びＶ２ を減算してな
る出力信号ＶＯ が出力されるようになされている。
【００２６】以上の構成において、入力信号Ｖｉｎは電
源ラインＬに対して並列に接続されたトランジスタＱ１
及びＱ２を介し、第１の積分器２１の差動増幅用トラン
ジスタＱ３のベースに与えられる。ここでトランジスタ
Ｑ３のベース電位は、入力信号Ｖｉｎの電位が増加する
につれて増加し、負荷トランジスタＱ８及び抵抗Ｒ５を
介して流れるトランジスタＱ３のコレクタ電流が増加す
る。
源ラインＬに対して並列に接続されたトランジスタＱ１
及びＱ２を介し、第１の積分器２１の差動増幅用トラン
ジスタＱ３のベースに与えられる。ここでトランジスタ
Ｑ３のベース電位は、入力信号Ｖｉｎの電位が増加する
につれて増加し、負荷トランジスタＱ８及び抵抗Ｒ５を
介して流れるトランジスタＱ３のコレクタ電流が増加す
る。
【００２７】このとき互いにベース接続されたトランジ
スタＱ８及びＱ９のベース電位は電流の増加に伴い低下
すると共に、負荷トランジスタＱ９を流れるエミツタ電
流も減少し、これにより接続点Ｐ１０の電位が増加する
。また入力信号Ｖｉｎの電位が減少すると、負荷トラン
ジスタＱ８及び抵抗Ｒ５を介して流れるトランジスタＱ
３のコレクタ電流は減少すると共に、負荷トランジスタ
Ｑ９を流れるエミツタ電流が増加し、これにより接続点
Ｐ１０の電位が減少する。
スタＱ８及びＱ９のベース電位は電流の増加に伴い低下
すると共に、負荷トランジスタＱ９を流れるエミツタ電
流も減少し、これにより接続点Ｐ１０の電位が増加する
。また入力信号Ｖｉｎの電位が減少すると、負荷トラン
ジスタＱ８及び抵抗Ｒ５を介して流れるトランジスタＱ
３のコレクタ電流は減少すると共に、負荷トランジスタ
Ｑ９を流れるエミツタ電流が増加し、これにより接続点
Ｐ１０の電位が減少する。
【００２８】このとき接続点Ｐ１０に入力信号Ｖｉｎの
増加分に応じた出力が得られるが、寄生容量Ｃｊｐ及び
Ｃｊｎでなる接地容量ＣＴ は、接続中点Ｐ１０の電位
の変動によらず一定値に保たれることにより（図３及び
図４）、容量の変動による歪もなく、入力信号Ｖｉｎに
対して歪のない出力信号Ｖ１ が次段の積分器２２に出
力されることになる。また第２の積分器２２は、出力信
号Ｖ１ をトランジスタＱ１Ａのベースを介して差動増
幅用トランジスタＱ３Ａに取り込むと、積分器２１と同
様、出力信号Ｖ１ の増加分に応じた出力を接続点Ｐ１
１より初段の積分器２１に出力信号Ｖ２ として帰還す
る。
増加分に応じた出力が得られるが、寄生容量Ｃｊｐ及び
Ｃｊｎでなる接地容量ＣＴ は、接続中点Ｐ１０の電位
の変動によらず一定値に保たれることにより（図３及び
図４）、容量の変動による歪もなく、入力信号Ｖｉｎに
対して歪のない出力信号Ｖ１ が次段の積分器２２に出
力されることになる。また第２の積分器２２は、出力信
号Ｖ１ をトランジスタＱ１Ａのベースを介して差動増
幅用トランジスタＱ３Ａに取り込むと、積分器２１と同
様、出力信号Ｖ１ の増加分に応じた出力を接続点Ｐ１
１より初段の積分器２１に出力信号Ｖ２ として帰還す
る。
【００２９】このとき積分器２１の反転入力端における
接続点Ｐ１３には、出力信号Ｖ１ 及びＶ２ がトラン
ジスタＱ４、Ｑ６及び抵抗Ｒ２、Ｒ３（抵抗値２Ｒ）を
介して与えられ、接続点Ｐ１３の電位Ｖ− は、次式
接続点Ｐ１３には、出力信号Ｖ１ 及びＶ２ がトラン
ジスタＱ４、Ｑ６及び抵抗Ｒ２、Ｒ３（抵抗値２Ｒ）を
介して与えられ、接続点Ｐ１３の電位Ｖ− は、次式
【
数１０】 で与えられる。ここでｒｅ はエミツタ抵抗を示し、Ｒ
は抵抗Ｒ１の抵抗値である。
数１０】 で与えられる。ここでｒｅ はエミツタ抵抗を示し、Ｒ
は抵抗Ｒ１の抵抗値である。
【００３０】また非反転入力端における接続点Ｐ１２に
は、入力信号Ｖｉｎが並列接続されたトランジスタＱ１
、Ｑ２及び抵抗Ｒ１（抵抗値Ｒ）を介して与えられ、接
続点Ｐ１２の電位Ｖ＋ は、次式
は、入力信号Ｖｉｎが並列接続されたトランジスタＱ１
、Ｑ２及び抵抗Ｒ１（抵抗値Ｒ）を介して与えられ、接
続点Ｐ１２の電位Ｖ＋ は、次式
【数１１】
で与えられる。
【００３１】これにより減算器２３を構成する差動増幅
用トランジスタＱ１１からＱ１２に流れる電流Δｉは、
接続点Ｐ１２、Ｐ１３間の電位差ΔＶ、相互コンダクタ
ンス１／２・ｒｅ を用いて、次式
用トランジスタＱ１１からＱ１２に流れる電流Δｉは、
接続点Ｐ１２、Ｐ１３間の電位差ΔＶ、相互コンダクタ
ンス１／２・ｒｅ を用いて、次式
【数１２】
で与えられ、減算器２３の出力端Ｐ１４の電位ＶＯ は
、出力端の抵抗Ｒ１０の抵抗値をＲＬ とすると、次式
、出力端の抵抗Ｒ１０の抵抗値をＲＬ とすると、次式
【数１３】
で表される。
【００３２】ここで（Ｒ＋３ｒｅ ）／２≒Ｒ、ＲＬ
＝２・Ｒ、Ｉ１＝Ｉ２とすると、（９）式に示す伝達関
数が得られ、減算器２３から出力される出力信号ＶＯ
の入力信号Ｖｉｎに対して容量接地型のハイパスフイル
タを得ることができる。
＝２・Ｒ、Ｉ１＝Ｉ２とすると、（９）式に示す伝達関
数が得られ、減算器２３から出力される出力信号ＶＯ
の入力信号Ｖｉｎに対して容量接地型のハイパスフイル
タを得ることができる。
【００３３】以上の構成によれば、出力端Ｐ１０、Ｐ１
１に電源電圧ＶＥＥ及び接地電位との間に寄生する寄生
容量により積分器２１及び２２の出力端Ｐ１０及びＰ１
１に接地容量ＣＴ を接続し、初段の積分器２１の出力
信号Ｖ１ 及び次段の積分器２２からの出力信号Ｖ２
を初段の積分器２１に帰還すると共に、積分器２１の入
力段と差動対をなす減算器２３の反転入力端に入力する
ことにより、減算器２３より入力信号Ｖｉｎの高域成分
のみを通過して出力することができる。またハイパスフ
イルタ２０は、内蔵コンデンサに代えて、第１及び第２
の積分器２１及び２２の出力段のトランジスタＱ５（Ｑ
５Ａ）、Ｑ９（Ｑ９Ａ）に寄生する寄生容量Ｃｊｎ及び
Ｃｊｐを用いてフイルタ回路を構成することにより、従
来に比して消費電力を少なく、チツプサイズを一段と小
さくすることができる。
１に電源電圧ＶＥＥ及び接地電位との間に寄生する寄生
容量により積分器２１及び２２の出力端Ｐ１０及びＰ１
１に接地容量ＣＴ を接続し、初段の積分器２１の出力
信号Ｖ１ 及び次段の積分器２２からの出力信号Ｖ２
を初段の積分器２１に帰還すると共に、積分器２１の入
力段と差動対をなす減算器２３の反転入力端に入力する
ことにより、減算器２３より入力信号Ｖｉｎの高域成分
のみを通過して出力することができる。またハイパスフ
イルタ２０は、内蔵コンデンサに代えて、第１及び第２
の積分器２１及び２２の出力段のトランジスタＱ５（Ｑ
５Ａ）、Ｑ９（Ｑ９Ａ）に寄生する寄生容量Ｃｊｎ及び
Ｃｊｐを用いてフイルタ回路を構成することにより、従
来に比して消費電力を少なく、チツプサイズを一段と小
さくすることができる。
【００３４】なお上述の実施例においては、２段の積分
器２１及び２２によつて容量接地入力型ハイパスフイル
タを構成する場合について述べたが、本発明はこれに限
らず、複数段の積分器で構成される容量接地入力型のハ
イパスフイルタに適用するようにしても良く、また図５
及び図６に示すように、１段の積分器によつて容量接地
型のハイパスフイルタを構成する場合に適用しても良い
。ここで図６は図５で示すハイパスフイルタ回路の等価
回路図であり、減算器から出力される出力Ｖ２ は、次
式
器２１及び２２によつて容量接地入力型ハイパスフイル
タを構成する場合について述べたが、本発明はこれに限
らず、複数段の積分器で構成される容量接地入力型のハ
イパスフイルタに適用するようにしても良く、また図５
及び図６に示すように、１段の積分器によつて容量接地
型のハイパスフイルタを構成する場合に適用しても良い
。ここで図６は図５で示すハイパスフイルタ回路の等価
回路図であり、減算器から出力される出力Ｖ２ は、次
式
【数１４】
に示すように、ローパスフイルタの特性を示す出力信号
Ｖ１ を入力信号Ｖｉｎから減算して与えられる。
Ｖ１ を入力信号Ｖｉｎから減算して与えられる。
【００３５】また上述の実施例においては、容量接地型
のハイパスフイルタを構成する場合について述べたが、
本発明はこれに限らず、バンドパスフイルタ、ローパス
フイルタとしても使用することができ、またその他の種
々のフイルタ回路にも広く適用し得る。さらに上述の実
施例においては、積分器２１及び２２の出力段における
トランジスタに寄生する寄生接合容量を用いてフイルタ
回路を構成する場合について述べたが、本発明はこれに
限らず、出力段の容量を接地する場合に広く適用し得る
。
のハイパスフイルタを構成する場合について述べたが、
本発明はこれに限らず、バンドパスフイルタ、ローパス
フイルタとしても使用することができ、またその他の種
々のフイルタ回路にも広く適用し得る。さらに上述の実
施例においては、積分器２１及び２２の出力段における
トランジスタに寄生する寄生接合容量を用いてフイルタ
回路を構成する場合について述べたが、本発明はこれに
限らず、出力段の容量を接地する場合に広く適用し得る
。
【００３６】さらに上述の実施例においては、積分器２
１の差動増幅用トランジスタＱ３及びＱ５のベース電位
を一致させるため、反転入力側のトランジスタＱ４、Ｑ
６に対応して、非反転入力側の差動増幅用トランジスタ
Ｑ３のベースにトランジスタＱ１及びＱ２を並列に接続
すると共に、反転入力側の差動増幅用トランジスタＱ５
に並列に接続される第１及び第２のエミツタフオロア抵
抗Ｒ２及びＲ３の抵抗値を非反転入力側の抵抗Ｒ１の抵
抗値の２倍（２Ｒ）の組み合わせで構成する場合につい
て述べたが、本発明はこれに限らず、トランジスタＱ３
及びＱ５の電位が一致すれば種々の接続をとり得る。
１の差動増幅用トランジスタＱ３及びＱ５のベース電位
を一致させるため、反転入力側のトランジスタＱ４、Ｑ
６に対応して、非反転入力側の差動増幅用トランジスタ
Ｑ３のベースにトランジスタＱ１及びＱ２を並列に接続
すると共に、反転入力側の差動増幅用トランジスタＱ５
に並列に接続される第１及び第２のエミツタフオロア抵
抗Ｒ２及びＲ３の抵抗値を非反転入力側の抵抗Ｒ１の抵
抗値の２倍（２Ｒ）の組み合わせで構成する場合につい
て述べたが、本発明はこれに限らず、トランジスタＱ３
及びＱ５の電位が一致すれば種々の接続をとり得る。
【００３７】
【発明の効果】上述のように本発明によれば、初段の積
分器及び減算器の入力段を差動対で構成し、差動増幅回
路で構成される初段及び後段の積分器の出力段に寄生す
る寄生容量を電源電圧の中間電位で動作させて出力信号
を得ると共に、入力信号から初段及び後段の積分器から
帰還された出力信号を減算器より減算して出力すること
により、容量接地型で種々のフイルタを構成することが
できる。
分器及び減算器の入力段を差動対で構成し、差動増幅回
路で構成される初段及び後段の積分器の出力段に寄生す
る寄生容量を電源電圧の中間電位で動作させて出力信号
を得ると共に、入力信号から初段及び後段の積分器から
帰還された出力信号を減算器より減算して出力すること
により、容量接地型で種々のフイルタを構成することが
できる。
【図１】本発明によるフイルタ回路の一実施例を示すブ
ロツク図である。
ロツク図である。
【図２】実施例におけるフイルタ回路の等価回路を示す
接続図である。
接続図である。
【図３】寄生容量の電圧特性を示す特性曲線図である。
【図４】寄生容量の電圧特性を示す図表である。
【図５】他の実施例におけるフイルタ回路の説明に供す
るブロツク図である。
るブロツク図である。
【図６】他の実施例におけるフイルタ回路の等価回路を
示す接続図である。
示す接続図である。
【図７】多入力１出力型のフイルタ回路の説明に供する
ブロツク図である。
ブロツク図である。
【図８】積分器の説明に供する等価回路図である。
【図９】多入力１出力型のフイルタ回路の等価回路を示
す接続図である。
す接続図である。
【図１０】１入力多出力型のフイルタ回路の説明に供す
るブロツク図である。
るブロツク図である。
【図１１】フイードバツク型の多入力多出力型フイルタ
回路の説明に供するブロツク図である。
回路の説明に供するブロツク図である。
【図１２】フイードフオワード型の多入力多出力型フイ
ルタ回路の説明に供するブロツク図である。
ルタ回路の説明に供するブロツク図である。
【図１３】その伝達関数を示す図表である。
２０……ハイパスフイルタ、２１、２２……積分器、２
３……減算器、２４、２５、２６……定電流源、Ｑ１〜
Ｑ１４……トランジスタ、Ｒ１〜Ｒ１０……抵抗、Ｄ１
、Ｄ２……ダイオード。
３……減算器、２４、２５、２６……定電流源、Ｑ１〜
Ｑ１４……トランジスタ、Ｒ１〜Ｒ１０……抵抗、Ｄ１
、Ｄ２……ダイオード。
Claims (2)
- 【請求項１】差動増幅回路でなり、直列接続されたＮ個
（Ｎ≧１）の積分器と、差動増幅回路でなり、入力信号
から上記積分器より出力される各出力信号を減算し、減
算結果をフイルタ出力として出力する減算器とを具える
ことを特徴とするフイルタ回路。 - 【請求項２】上記積分器の初段は、非反転入力側に接続
される抵抗値のＮ倍の抵抗値を有する抵抗を介して上記
各出力信号をそれぞれ帰還入力させると共に、上記減算
器の入力段は、上記初段の積分器の入力段と差動対をな
すことを特徴とする特許請求の範囲請求項１に記載のフ
イルタ回路。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3093600A JPH04304012A (ja) | 1991-03-31 | 1991-03-31 | フイルタ回路 |
| KR1019920004470A KR100241499B1 (ko) | 1991-03-31 | 1992-03-18 | 필터회로 |
| US08/052,451 US5313122A (en) | 1991-03-31 | 1993-04-26 | Capacity ground type filter circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3093600A JPH04304012A (ja) | 1991-03-31 | 1991-03-31 | フイルタ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04304012A true JPH04304012A (ja) | 1992-10-27 |
Family
ID=14086814
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3093600A Pending JPH04304012A (ja) | 1991-03-31 | 1991-03-31 | フイルタ回路 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5313122A (ja) |
| JP (1) | JPH04304012A (ja) |
| KR (1) | KR100241499B1 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| PT1336605E (pt) * | 2000-11-22 | 2006-06-30 | Astellas Pharma Inc | Derivados de fenol substituidos ou seus sais como inibidores do factor x de coagulacao |
Family Cites Families (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3697881A (en) * | 1969-07-10 | 1972-10-10 | Kokusai Denshin Denwa Co Ltd | Phase detection system for at least one digital phase-modulated wave |
| US4430626A (en) * | 1979-11-28 | 1984-02-07 | Dbx, Inc. | Networks for the log domain |
| JPS58182938A (ja) * | 1982-04-21 | 1983-10-26 | Toshiba Corp | Ｐｌｌ形タイミング抽出回路 |
| NL190885C (nl) * | 1983-03-31 | 1994-10-03 | Philips Nv | Verzwakkerschakeling. |
| JPH0620168B2 (ja) * | 1984-09-11 | 1994-03-16 | 株式会社東芝 | 差動増幅器 |
| US4893088A (en) * | 1988-11-16 | 1990-01-09 | Harris Corporation | Transimpedance focal plane processor |
| IT1227494B (it) * | 1988-11-24 | 1991-04-12 | Sgs Thomson Microelectronics | Rivelatore di livello di tipo bipolare integrabile per segnali sinusoidali ad alta frequenza |
| DE69014414T2 (de) * | 1989-05-29 | 1995-06-14 | Philips Electronics Nv | Abtast- und Halteanordnung. |
| US5053639A (en) * | 1989-06-16 | 1991-10-01 | Ncr Corporation | Symmetrical clock generator and method |
| JPH03172014A (ja) * | 1989-11-30 | 1991-07-25 | Toshiba Corp | アクティブ・フィルタ |
| US5051628A (en) * | 1990-01-02 | 1991-09-24 | Motorola, Inc. | Integrated filter circuit |
-
1991
- 1991-03-31 JP JP3093600A patent/JPH04304012A/ja active Pending
-
1992
- 1992-03-18 KR KR1019920004470A patent/KR100241499B1/ko not_active Expired - Fee Related
-
1993
- 1993-04-26 US US08/052,451 patent/US5313122A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| US5313122A (en) | 1994-05-17 |
| KR920019070A (ko) | 1992-10-22 |
| KR100241499B1 (ko) | 2000-02-01 |
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