JPH03214912A - 自動利得制御回路 - Google Patents
自動利得制御回路Info
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- JPH03214912A JPH03214912A JP1039290A JP1039290A JPH03214912A JP H03214912 A JPH03214912 A JP H03214912A JP 1039290 A JP1039290 A JP 1039290A JP 1039290 A JP1039290 A JP 1039290A JP H03214912 A JPH03214912 A JP H03214912A
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- gain control
- voltage source
- bias current
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［発明の目的］
（産業上の利用分野）
この発明は、自動利得制御回路の改良に関する。
（従来の技術）
ギルバート（Ｇｉ ｌｂｅｒｔ）のマルチブライヤ回路
形式を利用した自動利得制御回路は、利得制御電圧と電
圧利得（単位はｄＢ）との直線性が優れていること、ま
た広帯域であること等から広く使用されている。
形式を利用した自動利得制御回路は、利得制御電圧と電
圧利得（単位はｄＢ）との直線性が優れていること、ま
た広帯域であること等から広く使用されている。
第３図に従来の自動利得制御回路の回路図を示す。
即ち、一対のトランジスタＱｌ，Ｑ２は夫々エミッタ抵
抗Ｒｌ．Ｒ２を介して共通接続され、電流源１ｌを経て
電圧源Ｖｌに接続されている。
抗Ｒｌ．Ｒ２を介して共通接続され、電流源１ｌを経て
電圧源Ｖｌに接続されている。
トランジスタＱｌ，Ｑ２のコレクタは、夫々２組の対を
なしたエミッタ共通形のトランジスタＱ３，Ｑ４及びＱ
５．ＱＢのエミッタに対応接続され、トランジスタＱ３
．ＱＢのコレクタは夫々負荷抵抗ＲＬを経てトランジス
タＱ４．Ｑ５のコレクタとともに電圧源ｖ２に接続され
ている。
なしたエミッタ共通形のトランジスタＱ３，Ｑ４及びＱ
５．ＱＢのエミッタに対応接続され、トランジスタＱ３
．ＱＢのコレクタは夫々負荷抵抗ＲＬを経てトランジス
タＱ４．Ｑ５のコレクタとともに電圧源ｖ２に接続され
ている。
上記従来の自動利得制御回路の構成で、トランジスタＱ
ｌ．Ｑ２の各ベースに接続された信号入力端子Ｖｌ．
Ｖｌ’間には入力信号Ｖ１． Ｖ１’が供給され、利得
制御を受けた後、負荷抵抗ＲＬの端子（トランジスタＱ
３，Ｑ６のコレクタ）から出力信号Ｖｏ， Ｖｏ’とし
て、夫々出力端子ｖｏ． ｖｏ’に取出される。
ｌ．Ｑ２の各ベースに接続された信号入力端子Ｖｌ．
Ｖｌ’間には入力信号Ｖ１． Ｖ１’が供給され、利得
制御を受けた後、負荷抵抗ＲＬの端子（トランジスタＱ
３，Ｑ６のコレクタ）から出力信号Ｖｏ， Ｖｏ’とし
て、夫々出力端子ｖｏ． ｖｏ’に取出される。
また、電圧利得は、トランジスタＱ４．Ｑ５のべ−スに
共通接続されたリファレンス電圧源ＶＲと、トランジス
タＱ３．ＱＧのベースに共通接続された制御電圧源ＶＣ
との間の電位差（Ｖｃ−Ｖｒ）によって制御される。
共通接続されたリファレンス電圧源ＶＲと、トランジス
タＱ３．ＱＧのベースに共通接続された制御電圧源ＶＣ
との間の電位差（Ｖｃ−Ｖｒ）によって制御される。
ところで上記回路において、直流出力電位Ｖｏｄｃは電
圧源ｖ２の直流電圧をｖ２とすると、次式（１）により
表される。
圧源ｖ２の直流電圧をｖ２とすると、次式（１）により
表される。
Ｖｏｄｃ−Ｖ２ Ｒ Ｌ−Ｉ Ｑ （１）
但し、ＩＱはトランジスタＱ３又はＱ６のコレクタ直流
バイアス電流を示す。
但し、ＩＱはトランジスタＱ３又はＱ６のコレクタ直流
バイアス電流を示す。
上記（１）式から分るように、利得を制御するため、電
位差（Ｖｃ−Ｖｒ）を変えると、それに伴いバイアス電
流ＩＱが変化するから、直流出力電位Ｖｏｄｃが変化す
る。
位差（Ｖｃ−Ｖｒ）を変えると、それに伴いバイアス電
流ＩＱが変化するから、直流出力電位Ｖｏｄｃが変化す
る。
この直流出力電位Ｖｏｄｃが利得制御により変化したの
では、他の増幅段との直流接続が困難となる。このよう
な場合他の増幅段と接続するのに大容量のコンデンサを
介すことになるが、大容量のコンデンサ自体は集積回路
化が困難なことからこのような自動利得制御回路の集積
回路化への障害となっていた。
では、他の増幅段との直流接続が困難となる。このよう
な場合他の増幅段と接続するのに大容量のコンデンサを
介すことになるが、大容量のコンデンサ自体は集積回路
化が困難なことからこのような自動利得制御回路の集積
回路化への障害となっていた。
また、利得を減少させるためトランジスタＱ３．Ｑ６の
ベースバイアス電流を小さくすると、小信号振幅のバイ
アス電位の余裕がなくなるので改善が要望されていた。
ベースバイアス電流を小さくすると、小信号振幅のバイ
アス電位の余裕がなくなるので改善が要望されていた。
（発明が解決しようとする課題）
従来の自動利得制御回路は、利得を制御することにより
出力電位が変化するため直流結合が困難なこと、また小
信号振幅のバイアス電位の余裕がなくなる等の問題があ
った。
出力電位が変化するため直流結合が困難なこと、また小
信号振幅のバイアス電位の余裕がなくなる等の問題があ
った。
この発明は、上記従来の欠点を解消し、利得を制御して
も出力電位が一定となるような自動利得制御回路を提供
することを目的とする。
も出力電位が一定となるような自動利得制御回路を提供
することを目的とする。
［発明の構成］
（課題を解決するための手段）
この発明は、互いにエミッタ抵抗を介して共通接続され
た一対のトランジスタと、この一対のトランジスタのコ
レクタにエミツタが夫々対応して接続された２組の対を
なすトランジスタと、この２組の対をなすトランジスタ
が夫々負荷抵抗を介して、また前記一対のトランジスタ
が電流源を介して接続された電圧源とで構成され、前記
一対のトランジスタのベース間に供給された入力信号を
負荷抵抗の端子から出力信号として取出す自動利得制御
回路において、前記２組のトランジスタのベースバイア
ス電流を変えても負荷抵抗に流れるバイアス電流が常に
ほぼ一定となるように前記負荷抵抗には直列でかつ前記
２組のトランジスタには並列な補償回路を接続構成した
ことを特徴とする。
た一対のトランジスタと、この一対のトランジスタのコ
レクタにエミツタが夫々対応して接続された２組の対を
なすトランジスタと、この２組の対をなすトランジスタ
が夫々負荷抵抗を介して、また前記一対のトランジスタ
が電流源を介して接続された電圧源とで構成され、前記
一対のトランジスタのベース間に供給された入力信号を
負荷抵抗の端子から出力信号として取出す自動利得制御
回路において、前記２組のトランジスタのベースバイア
ス電流を変えても負荷抵抗に流れるバイアス電流が常に
ほぼ一定となるように前記負荷抵抗には直列でかつ前記
２組のトランジスタには並列な補償回路を接続構成した
ことを特徴とする。
（作 用）
この発明による自動利得制御回路は、利得制御のために
ベースバイアス電流を変えても、負荷抵抗を流れるバイ
アス電流値が常に一定となるように補償回路を接続構成
したものである。
ベースバイアス電流を変えても、負荷抵抗を流れるバイ
アス電流値が常に一定となるように補償回路を接続構成
したものである。
従って、直流出力電位は利得制御レベルのいかんに拘ら
ず一定レベルを保持することができ、コンデンサを介す
ことなく増幅段と直結接続可能となり、集積回路化が実
現できる。
ず一定レベルを保持することができ、コンデンサを介す
ことなく増幅段と直結接続可能となり、集積回路化が実
現できる。
（実施例）
以下、この発明による自動利得制御回路の実施例を図面
を参照し詳細に説明する。なお、第３図に示す従来の構
成と同一構成には同一符号を付して説明する。
を参照し詳細に説明する。なお、第３図に示す従来の構
成と同一構成には同一符号を付して説明する。
第１図はこの発明による自動利得制御回路の一実施例を
示す回路図である。
示す回路図である。
即ち、第３図に示した回路と同様に、一対のトランジス
タＱ１．Ｑ２のエミッタは夫々抵抗Ｒｌ．Ｒ２を介して
共通接続の上、電流源Ｉ１を介して電圧源Ｖｌに対応接
続される。またコレクタは夫々エミッタ共通の２組のト
ランジスタＱ３．Ｑ４及びＱ５．Ｑ６の各エミッタに接
続される。トランジスタＱ３．ＱＢのコレクタは各負荷
抵抗ＲＬを経てトランジスタＱ４．Ｑ５のコレクタとと
もに電圧源ｖ２に接続される。
タＱ１．Ｑ２のエミッタは夫々抵抗Ｒｌ．Ｒ２を介して
共通接続の上、電流源Ｉ１を介して電圧源Ｖｌに対応接
続される。またコレクタは夫々エミッタ共通の２組のト
ランジスタＱ３．Ｑ４及びＱ５．Ｑ６の各エミッタに接
続される。トランジスタＱ３．ＱＢのコレクタは各負荷
抵抗ＲＬを経てトランジスタＱ４．Ｑ５のコレクタとと
もに電圧源ｖ２に接続される。
トランジスタＱｌ，Ｑ２のベース間に供給される入力信
号ｖｔ． ｖｔ’は利得制御を受け、各負荷抵抗ＲＬの
端子（トランジスタＱ３．Ｑｅのコレクタ間）からは出
力信号Ｖｏ， Ｖｏ’ として取出される。電圧利得は
第３図と同様に、トランジスタＱ４．Ｑ５の共通ベース
の電圧源ＶＲと、トランジスタＱ３．ＱＢの共通べ−ス
の電圧源ＶＣとの間に印加された電圧の電位差（Ｖｃ−
Ｖｒ）によって制御される。
号ｖｔ． ｖｔ’は利得制御を受け、各負荷抵抗ＲＬの
端子（トランジスタＱ３．Ｑｅのコレクタ間）からは出
力信号Ｖｏ， Ｖｏ’ として取出される。電圧利得は
第３図と同様に、トランジスタＱ４．Ｑ５の共通ベース
の電圧源ＶＲと、トランジスタＱ３．ＱＢの共通べ−ス
の電圧源ＶＣとの間に印加された電圧の電位差（Ｖｃ−
Ｖｒ）によって制御される。
第３図に示した自動利得制御回路との相違点は、直流出
力電位レベルが利得の変化に拘らず常に一定となるよう
に補償回路を付加したことである。
力電位レベルが利得の変化に拘らず常に一定となるよう
に補償回路を付加したことである。
その補償回路は、まずエミッタ及びベースが共に共通接
続された２組のトランジスタＱ７．Ｑ８及びＱ９．Ｑ１
０が、エミッタ共通で他の電流源Ｉ２を経て前記電圧源
Ｖｌに接続されるとともに、ベースは夫々リファレンス
電圧源ＶＲ．制御電圧源■ｃに接続される。更にトラン
ジスタＱ９．ＱｌＯのコレクタは電圧源ｖ２に、またト
ランジスタＱ７．Ｑ８のコレクタは夫々出力端子ｖｏ，
ｖｏ’に接続される。
続された２組のトランジスタＱ７．Ｑ８及びＱ９．Ｑ１
０が、エミッタ共通で他の電流源Ｉ２を経て前記電圧源
Ｖｌに接続されるとともに、ベースは夫々リファレンス
電圧源ＶＲ．制御電圧源■ｃに接続される。更にトラン
ジスタＱ９．ＱｌＯのコレクタは電圧源ｖ２に、またト
ランジスタＱ７．Ｑ８のコレクタは夫々出力端子ｖｏ，
ｖｏ’に接続される。
そこで、電流源Ｉｆの電流値をｌとしたとき、電流源１
２の電流値はＩ／２となるように回路設定する。
２の電流値はＩ／２となるように回路設定する。
電流源＋１及びＩ２の電流値をこのように異ならせるの
は、リファレンス電圧源ＶＲと制御電圧源ＶＣ間に電位
差（Ｗｅ−Ｖｒ）がなく、零の場合、トランジスタＱ３
〜ＱＢ及びトランジスタＱ７〜ＱＩＯの各バイアス電流
値を等しくなるようにするためである。
は、リファレンス電圧源ＶＲと制御電圧源ＶＣ間に電位
差（Ｗｅ−Ｖｒ）がなく、零の場合、トランジスタＱ３
〜ＱＢ及びトランジスタＱ７〜ＱＩＯの各バイアス電流
値を等しくなるようにするためである。
即ち、上記電位差（Ｗｅ−Ｖｒ）が零（Ｖｃ−Ｖｒ−０
）の場合、各トランジスタ０３〜ＱＩＯの各バイアス電
流は！ハとなり、直流レベルでの出力電位ＶｏｄＣは次
の（２）式のようになる。
）の場合、各トランジスタ０３〜ＱＩＯの各バイアス電
流は！ハとなり、直流レベルでの出力電位ＶｏｄＣは次
の（２）式のようになる。
Ｖｏｄｅ−Ｖ２ −ｕｔ，ｅ （１／４＋ｌ／４）
（２）いま、利得を制御するためＶｃの値を変化さ
せ、トランジスタＱ３及びＱＢのバイアス電流をΔ■増
加させた場合は、逆にトランジスタＱ７．Ｑ８のバイア
ス電流ΔＩは減少する。よって、出力電位Ｖｏｄｃは次
式（３）のようになる。
（２）いま、利得を制御するためＶｃの値を変化さ
せ、トランジスタＱ３及びＱＢのバイアス電流をΔ■増
加させた場合は、逆にトランジスタＱ７．Ｑ８のバイア
ス電流ΔＩは減少する。よって、出力電位Ｖｏｄｃは次
式（３）のようになる。
Ｖｏｄｃ−Ｖ２−ＲＬ（（Ｉハ＋ΔＩ）＋（ＩハーΔ１
））−Ｖ２−ＲＬ（ｌハ十Ｉハ）（３） 即ち、（３）式は前記（２）式と同じで、ＶｏｄｃはＶ
ｃを変え、バイアス電流を増加させても変動しないこと
を意味する。（３）式においては、トランジスタＱ３．
Ｑ６のバイアス電流が増加する場合を説明したが、減少
する場合もＶ ｏｄｅは一定値を保持する。
））−Ｖ２−ＲＬ（ｌハ十Ｉハ）（３） 即ち、（３）式は前記（２）式と同じで、ＶｏｄｃはＶ
ｃを変え、バイアス電流を増加させても変動しないこと
を意味する。（３）式においては、トランジスタＱ３．
Ｑ６のバイアス電流が増加する場合を説明したが、減少
する場合もＶ ｏｄｅは一定値を保持する。
このようにこの発明による自動利得制御回路は、利得制
御を行うためトランジスタＱ３．Ｑ６のバイアス電流を
変化させても、その電流の変化分が補償回路のトランジ
スタＱ７．ＱＢにより補われ、負荷抵抗の端子での出力
電位は一定となる。
御を行うためトランジスタＱ３．Ｑ６のバイアス電流を
変化させても、その電流の変化分が補償回路のトランジ
スタＱ７．ＱＢにより補われ、負荷抵抗の端子での出力
電位は一定となる。
このように、補償回路は、２組のトランジスタＱ３〜Ｑ
６には並列で負荷抵抗ＲＬには直列に接続構成すること
によって、制御電圧を変えても負荷抵抗に流れるバイア
ス電流は一定とすることができるから、出力電位を常に
一定に保持できる。
６には並列で負荷抵抗ＲＬには直列に接続構成すること
によって、制御電圧を変えても負荷抵抗に流れるバイア
ス電流は一定とすることができるから、出力電位を常に
一定に保持できる。
第２図はこの発明による自動利得制御回路の他の実施例
を示す回路図で、第１図と同様に補償回路のみが主に相
違し、動作上、出カ電位変動が補償され一定となるもの
である。
を示す回路図で、第１図と同様に補償回路のみが主に相
違し、動作上、出カ電位変動が補償され一定となるもの
である。
即ち、第２図では第３図に示した利得制御部と対称とな
る構成部品には同一符号でダッシュ（′）を付して説明
すると、トランジスタＱｌ’ ， Ｑ２’のベースは共
通して更に他の電圧源ｖ３に接続される。
る構成部品には同一符号でダッシュ（′）を付して説明
すると、トランジスタＱｌ’ ， Ｑ２’のベースは共
通して更に他の電圧源ｖ３に接続される。
トランジスタＱ３’ ， ＱＢ’のベースは共通して電
圧源ＶＣに、またコレクタは共通して電圧源ｖ２に接続
される。
圧源ＶＣに、またコレクタは共通して電圧源ｖ２に接続
される。
また、トランジスタＱ４’ ， Ｑ５’のベースは共通
して電圧源ＶＲに、またコレクタは夫々出力端子ｖＯ．
ｖＯ′に対応して接続される。なお、電流源＋１’の電
流値は電流源Ｉと同様に１である。
して電圧源ＶＲに、またコレクタは夫々出力端子ｖＯ．
ｖＯ′に対応して接続される。なお、電流源＋１’の電
流値は電流源Ｉと同様に１である。
第２図の回路構成から明らかなように、トランジスタＱ
３〜ＱＢとトランジスタＱ３’〜Ｑ８’ とは、対称と
なる組同士のコレクタが互いに交差して接続されるので
、利得制御に伴うトランジスタＱ３， ＱＢのバイアス
電流の変化分は、トランジスタＱ４’Ｑ５’のバイアス
電流変化によって補われ、出力電位レベルは一定に保持
される。
３〜ＱＢとトランジスタＱ３’〜Ｑ８’ とは、対称と
なる組同士のコレクタが互いに交差して接続されるので
、利得制御に伴うトランジスタＱ３， ＱＢのバイアス
電流の変化分は、トランジスタＱ４’Ｑ５’のバイアス
電流変化によって補われ、出力電位レベルは一定に保持
される。
このように、この発明による自動利得制御回路は、制御
信号のレベル変動に拘らず出力電位を常に一定に保持で
きるので、他の増幅段との直流結合を可能とし集積回路
化に好都合となる。また、利得を減少させるためバイア
ス電流を小さくしても、従来のように小信号振幅のバイ
アス電流に余裕がなくなるようなことがない特徴を有す
る。
信号のレベル変動に拘らず出力電位を常に一定に保持で
きるので、他の増幅段との直流結合を可能とし集積回路
化に好都合となる。また、利得を減少させるためバイア
ス電流を小さくしても、従来のように小信号振幅のバイ
アス電流に余裕がなくなるようなことがない特徴を有す
る。
Ｃ発明の効果］
この発明による自動利得制御回路は、従来の回路構成に
補償回路を付加し、利得制御に伴う出力電位の変動を抑
制し、直流結合を可能とし集積回路化等を果たしたもの
であり、実用上の効果大である。
補償回路を付加し、利得制御に伴う出力電位の変動を抑
制し、直流結合を可能とし集積回路化等を果たしたもの
であり、実用上の効果大である。
第１図はこの発明による自動利得制御回路の一実施例を
示す回路図、第２図は同じくこの発明による自動利得制
御回路の他の実施例を示す回路図、第３図は従来の自動
利得制御回路を示す回路図である。 ＋Ｉ． Ｉ１’ ， １２・・・電流源、Ｑｌ−ＱＩＯ
． Ｑｌ’ 〜Ｑ６’ ・・・トランジスタ、Ｒｌ．
Ｒ２， Ｒ１’ ． Ｒ２’・・・抵抗、ＲＬ・・・
負荷抵抗、 Ｖｌ−ＶＢ． ＶＲ． ＶＣ−・・電圧源、Ｖｌ， Ｍ
ｌ’・・・入力端子、 ｖｏ， ｖｏ’・・・出力端子。
示す回路図、第２図は同じくこの発明による自動利得制
御回路の他の実施例を示す回路図、第３図は従来の自動
利得制御回路を示す回路図である。 ＋Ｉ． Ｉ１’ ， １２・・・電流源、Ｑｌ−ＱＩＯ
． Ｑｌ’ 〜Ｑ６’ ・・・トランジスタ、Ｒｌ．
Ｒ２， Ｒ１’ ． Ｒ２’・・・抵抗、ＲＬ・・・
負荷抵抗、 Ｖｌ−ＶＢ． ＶＲ． ＶＣ−・・電圧源、Ｖｌ， Ｍ
ｌ’・・・入力端子、 ｖｏ， ｖｏ’・・・出力端子。
Claims (1)
- 互いにエミッタ抵抗を介して共通接続された一対のトラ
ンジスタと、この一対のトランジスタのコレクタにエミ
ッタが夫々対応して接続された２組の対をなすトランジ
スタと、この２組の対をなすトランジスタが夫々負荷抵
抗を介して、また前記一対のトランジスタが電流源を介
して接続された電圧源とで構成され、前記一対のトラン
ジスタのベース間に供給された入力信号を負荷抵抗の端
子から出力信号として取出す自動利得制御回路において
、前記２組のトランジスタのベースバイアス電流を変え
ても負荷抵抗に流れるバイアス電流が常にほぼ一定とな
るように、前記負荷抵抗には直列でかつ前記２組のトラ
ンジスタには並列な補償回路を接続構成したことを特徴
とする自動利得制御回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1039290A JPH03214912A (ja) | 1990-01-19 | 1990-01-19 | 自動利得制御回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1039290A JPH03214912A (ja) | 1990-01-19 | 1990-01-19 | 自動利得制御回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03214912A true JPH03214912A (ja) | 1991-09-20 |
Family
ID=11748856
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1039290A Pending JPH03214912A (ja) | 1990-01-19 | 1990-01-19 | 自動利得制御回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03214912A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6177839B1 (en) * | 1998-02-20 | 2001-01-23 | Nec Corporation | Variable gain amplifier circuit |
-
1990
- 1990-01-19 JP JP1039290A patent/JPH03214912A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6177839B1 (en) * | 1998-02-20 | 2001-01-23 | Nec Corporation | Variable gain amplifier circuit |
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