JPH04304014A - フリップフロップ回路 - Google Patents
フリップフロップ回路Info
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- JPH04304014A JPH04304014A JP3068208A JP6820891A JPH04304014A JP H04304014 A JPH04304014 A JP H04304014A JP 3068208 A JP3068208 A JP 3068208A JP 6820891 A JP6820891 A JP 6820891A JP H04304014 A JPH04304014 A JP H04304014A
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- JP
- Japan
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- gate
- input
- flop
- flip
- gate control
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- 230000000644 propagated effect Effects 0.000 abstract description 4
- 238000010586 diagram Methods 0.000 description 7
- 230000003111 delayed effect Effects 0.000 description 1
- 230000007257 malfunction Effects 0.000 description 1
- 230000002250 progressing effect Effects 0.000 description 1
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明はフリップフロップ回路に
関する。
関する。
【０００２】
【従来の技術】図３は従来のフリップフロップ回路の一
例の回路図である。
例の回路図である。
【０００３】図４に示すクロック信号Ｃ１およびＣ２が
フリップフロップ回路を構成するマスターフリップフロ
ップ１１のゲート制御節点Ｔ１とスレーブフリップフロ
ップ１２のゲート制御節点Ｔ４に入力されたとする。入
力端ＩＮからのデータＳＩＮが時点ｔＡで“Ｌ”になっ
た後、時点ｔｃで“Ｌ”から“Ｈ”に変化し、次に時点
ｔｄでゲート制御信号であるクロック信号Ｃ１が“Ｈ”
から“Ｌ”にまたクロック信号Ｃ２が“Ｌ”から“Ｈ”
に変化するマスターフリップフロップ１１の入力トラン
スファーＴＲ１はオンし帰還トランスファーＴＲ２はオ
フしているため、マスターフリップフロップ１１のＴ２
にデータ“Ｈ”が伝播し、節点Ｔ２の信号Ｓ２が時点ｔ
ｄで“Ｌ”から“Ｈ”に変化すると共にインバータ１〜
３が変化する。
フリップフロップ回路を構成するマスターフリップフロ
ップ１１のゲート制御節点Ｔ１とスレーブフリップフロ
ップ１２のゲート制御節点Ｔ４に入力されたとする。入
力端ＩＮからのデータＳＩＮが時点ｔＡで“Ｌ”になっ
た後、時点ｔｃで“Ｌ”から“Ｈ”に変化し、次に時点
ｔｄでゲート制御信号であるクロック信号Ｃ１が“Ｈ”
から“Ｌ”にまたクロック信号Ｃ２が“Ｌ”から“Ｈ”
に変化するマスターフリップフロップ１１の入力トラン
スファーＴＲ１はオンし帰還トランスファーＴＲ２はオ
フしているため、マスターフリップフロップ１１のＴ２
にデータ“Ｈ”が伝播し、節点Ｔ２の信号Ｓ２が時点ｔ
ｄで“Ｌ”から“Ｈ”に変化すると共にインバータ１〜
３が変化する。
【０００４】このとき、スレーブフリップフロップ１２
の入力トランスファーＴＲ３はオフで帰還トランスファ
ゲートＴＲ４はオンであるため、スレーブフリップフロ
ップ１２の出力節点Ｔ５にはデータＳＩＮの“Ｈ”が入
力される時点ｔｄ以前の“Ｌ”が保持され出力信号Ｓ５
ａとして“Ｌ”が出力される。
の入力トランスファーＴＲ３はオフで帰還トランスファ
ゲートＴＲ４はオンであるため、スレーブフリップフロ
ップ１２の出力節点Ｔ５にはデータＳＩＮの“Ｈ”が入
力される時点ｔｄ以前の“Ｌ”が保持され出力信号Ｓ５
ａとして“Ｌ”が出力される。
【０００５】次に時点ｔｅでクロック信号Ｃ１が“Ｌ”
から“Ｈ”へ、クロック信号Ｃ２が“Ｈ”から“Ｌ”に
変化すると、入力トランスファーゲートＴＲ１はオフ、
帰還トランスファーゲートＴＲ２はオンであるため、マ
スターフリップフロップ１１の節点Ｔ２の信号Ｓ２が“
Ｈ”となるデータが保持され、かつ入力トランスファー
ゲートＴＲ３がオンで帰還トランスファーＴＲ４がオフ
であるからマスターフリップフロップ１１のデータ“Ｈ
”がスレーブフリップフロップに伝播し、出力節点信号
Ｓ５ａは時点ｔｅで“Ｌ”から“Ｈ”に変化する。
から“Ｈ”へ、クロック信号Ｃ２が“Ｈ”から“Ｌ”に
変化すると、入力トランスファーゲートＴＲ１はオフ、
帰還トランスファーゲートＴＲ２はオンであるため、マ
スターフリップフロップ１１の節点Ｔ２の信号Ｓ２が“
Ｈ”となるデータが保持され、かつ入力トランスファー
ゲートＴＲ３がオンで帰還トランスファーＴＲ４がオフ
であるからマスターフリップフロップ１１のデータ“Ｈ
”がスレーブフリップフロップに伝播し、出力節点信号
Ｓ５ａは時点ｔｅで“Ｌ”から“Ｈ”に変化する。
【０００６】
【発明が解決しようとする課題】一般にフリップフロッ
プ回路は、多機能化のため回路構成が複雑になりまた大
規模高集積化しているが、製品の開発期間短縮化の要求
が強いため、ツールを用いた自動化が進んでいる。
プ回路は、多機能化のため回路構成が複雑になりまた大
規模高集積化しているが、製品の開発期間短縮化の要求
が強いため、ツールを用いた自動化が進んでいる。
【０００７】このため従来レイアウトをマニュアルで行
っていたときはフリップフロップ回路に入力される二つ
のゲート制御信号であるクロック信号間のディレイが極
力小さくなるようにレイアウトしていたが、自動でレイ
アウトを行うようになると配線の引き回し方や配線毎に
駆動する負荷，回路配置等により、フリップフロップ回
路に入力される２つのクロック信号間のディレイが大き
くなった場合に回路誤動作しデータ筒抜が問題となった
。
っていたときはフリップフロップ回路に入力される二つ
のゲート制御信号であるクロック信号間のディレイが極
力小さくなるようにレイアウトしていたが、自動でレイ
アウトを行うようになると配線の引き回し方や配線毎に
駆動する負荷，回路配置等により、フリップフロップ回
路に入力される２つのクロック信号間のディレイが大き
くなった場合に回路誤動作しデータ筒抜が問題となった
。
【０００８】次に図２に示すようにフリップフロップ回
路に入力される一方のクロック信号Ｃ１ｄ他方のクロッ
ク信号Ｃ２よりもディレイ時間ｄだけ遅れた場合につい
て説明する。
路に入力される一方のクロック信号Ｃ１ｄ他方のクロッ
ク信号Ｃ２よりもディレイ時間ｄだけ遅れた場合につい
て説明する。
【０００９】入力端ＩＮから入力されるデータＳＩＮが
時点ｔｃで“Ｌ”から“Ｈ”に変化した後クロック信号
Ｃ２時点ｔｄで“Ｌ”から“Ｈ”に、またクロック信号
Ｃ１ｄがディレイ時間ｄだけ遅れて時点ｔｄｄから“Ｈ
”から“Ｌ”に変化すると、マスターフリップフロップ
１１の節点Ｔ２の信号Ｓ２は時点ｔｄで“Ｌ”から“Ｈ
”に変化する。ここで二つのクロック信号Ｃ１ｄとＣ２
は時点ｔｄからｔｄｄの間、共に“Ｈ”となる期間Ｔｄ
が重るので、マスターの帰還およびスレーブの入力のト
ランスファーゲートＴＲ２とＴＲ３が共にオンする期間
が生ずる。
時点ｔｃで“Ｌ”から“Ｈ”に変化した後クロック信号
Ｃ２時点ｔｄで“Ｌ”から“Ｈ”に、またクロック信号
Ｃ１ｄがディレイ時間ｄだけ遅れて時点ｔｄｄから“Ｈ
”から“Ｌ”に変化すると、マスターフリップフロップ
１１の節点Ｔ２の信号Ｓ２は時点ｔｄで“Ｌ”から“Ｈ
”に変化する。ここで二つのクロック信号Ｃ１ｄとＣ２
は時点ｔｄからｔｄｄの間、共に“Ｈ”となる期間Ｔｄ
が重るので、マスターの帰還およびスレーブの入力のト
ランスファーゲートＴＲ２とＴＲ３が共にオンする期間
が生ずる。
【００１０】接点Ｔ２３の変化は時点ｔｄでクロック信
号Ｃ２が“Ｈ”になると、入力信号ＳＩＮはマスターフ
リップフロップ１１からそのままスレーブフリップフロ
ップ１２に伝播するので、出力節点Ｔ５の出力信号Ｓ５
ａｄは時点ｔｄから“Ｈ”となり時点ｔｄから時点ｔｅ
ｄの期間Ｔにデータ筒抜けが発生する。
号Ｃ２が“Ｈ”になると、入力信号ＳＩＮはマスターフ
リップフロップ１１からそのままスレーブフリップフロ
ップ１２に伝播するので、出力節点Ｔ５の出力信号Ｓ５
ａｄは時点ｔｄから“Ｈ”となり時点ｔｄから時点ｔｅ
ｄの期間Ｔにデータ筒抜けが発生する。
【００１１】
【課題を解決するための手段】本発明のフリップフロッ
プ回路は、入力端にデータを入力しゲートに一方のゲー
ト制御信号を入力する第１の入力トランスファゲートと
出力端が前記第１の入力トランスファゲートの出力端に
接続しゲートに他方のゲート制御信号を入力する第１の
帰還トランスファーゲートを有するマスターフリップフ
ロップと、入力端が前記マスターフリップフロップの出
力端に接続しゲートに前記他方のゲート制御信号を入力
する第２の入力トランスファーゲートと出力端が前記第
２の入力トランスファーゲートの出力端に接続しゲート
に前記一方のゲート制御信号を入力する第２の帰還トラ
ンスファーゲートを有するスレーブフリップフロップと
を有するフリップフロップ回路において、第１のクロッ
ク信号と第２のクロック信号とを入力する第１の二入力
ＮＡＮＤゲートと、一方の入力端が前記第１の二入力Ｎ
ＡＮＤゲートの出力端に接続し他方の入力端が前記第１
のクロック信号を入力して前記一方のゲート制御信号を
出力すると共にインバータを介して前記他方のゲート制
御信号を出力する第２の二入力ＮＡＮＤゲートを含むゲ
ート制御回路を付加して構成されている。
プ回路は、入力端にデータを入力しゲートに一方のゲー
ト制御信号を入力する第１の入力トランスファゲートと
出力端が前記第１の入力トランスファゲートの出力端に
接続しゲートに他方のゲート制御信号を入力する第１の
帰還トランスファーゲートを有するマスターフリップフ
ロップと、入力端が前記マスターフリップフロップの出
力端に接続しゲートに前記他方のゲート制御信号を入力
する第２の入力トランスファーゲートと出力端が前記第
２の入力トランスファーゲートの出力端に接続しゲート
に前記一方のゲート制御信号を入力する第２の帰還トラ
ンスファーゲートを有するスレーブフリップフロップと
を有するフリップフロップ回路において、第１のクロッ
ク信号と第２のクロック信号とを入力する第１の二入力
ＮＡＮＤゲートと、一方の入力端が前記第１の二入力Ｎ
ＡＮＤゲートの出力端に接続し他方の入力端が前記第１
のクロック信号を入力して前記一方のゲート制御信号を
出力すると共にインバータを介して前記他方のゲート制
御信号を出力する第２の二入力ＮＡＮＤゲートを含むゲ
ート制御回路を付加して構成されている。
【００１２】
【実施例】次に本発明について図面を参照して説明する
。図１は本発明の一実施例の回路図であり、従来の図３
のフリップフロップ回路の節点Ｔ１及びＴ２にゲート制
御信号Ｓ１（またはＳ１ｄ），Ｓ４（またはＳ４ｄ）を
それぞれ供給するゲート制御回路１０を付加して構成さ
れている。ゲート制御回路１０は、クロック信号Ｃ１（
またはＣ１ｄ）およびＣ２を入力する二ＮＡＮＤゲート
８と、一方にゲート８の出力信号Ｓ８を他方にクロック
信号Ｃ１を入力する二入力ＮＡＮＤゲート９とを有して
いる。
。図１は本発明の一実施例の回路図であり、従来の図３
のフリップフロップ回路の節点Ｔ１及びＴ２にゲート制
御信号Ｓ１（またはＳ１ｄ），Ｓ４（またはＳ４ｄ）を
それぞれ供給するゲート制御回路１０を付加して構成さ
れている。ゲート制御回路１０は、クロック信号Ｃ１（
またはＣ１ｄ）およびＣ２を入力する二ＮＡＮＤゲート
８と、一方にゲート８の出力信号Ｓ８を他方にクロック
信号Ｃ１を入力する二入力ＮＡＮＤゲート９とを有して
いる。
【００１３】次にゲート制御回路１０に図２のクロック
信号Ｃ２およびディレイ時間ｄのクロック信号Ｃ１ｄが
入力されたときの動作を説明する。時点ｔＡにおいて、
入力端ＩＮからのデータＳＩＮが“Ｈ”から“Ｌ”へ変
化すると節点Ｔ１のゲート制御信号Ｓ１ｄは“Ｈ”にな
るのでマスタフリップフロップ１１の入力トランスファ
ーゲートＴＲ１はオンであり、入力データＳＩＮはその
ままマスターフリップフロップ１１側に取込まれ、イン
バータ１を“Ｈ”から“Ｌ”に、インバータ２，３を“
Ｌ”から“Ｈ”に変化させる。このとき、スレーブフリ
ップフロップ１２のゲート制御信号Ｓ４ｄは“Ｌ”であ
り入力トランスファーゲートＴＲ３はオフであるので、
入力データＳＩＮによる変化はマスターフリップフロッ
プ１１までである。さらに、スレーブフリップフロップ
１２の帰還トランスファーゲートＴＲ４はオンであるの
でマスターフリップフロップ１１が変化する前のデータ
“Ｈ”が保持され、出力節点Ｔ５より“Ｈ”が出力信号
Ｓ５ｄとしてされる。
信号Ｃ２およびディレイ時間ｄのクロック信号Ｃ１ｄが
入力されたときの動作を説明する。時点ｔＡにおいて、
入力端ＩＮからのデータＳＩＮが“Ｈ”から“Ｌ”へ変
化すると節点Ｔ１のゲート制御信号Ｓ１ｄは“Ｈ”にな
るのでマスタフリップフロップ１１の入力トランスファ
ーゲートＴＲ１はオンであり、入力データＳＩＮはその
ままマスターフリップフロップ１１側に取込まれ、イン
バータ１を“Ｈ”から“Ｌ”に、インバータ２，３を“
Ｌ”から“Ｈ”に変化させる。このとき、スレーブフリ
ップフロップ１２のゲート制御信号Ｓ４ｄは“Ｌ”であ
り入力トランスファーゲートＴＲ３はオフであるので、
入力データＳＩＮによる変化はマスターフリップフロッ
プ１１までである。さらに、スレーブフリップフロップ
１２の帰還トランスファーゲートＴＲ４はオンであるの
でマスターフリップフロップ１１が変化する前のデータ
“Ｈ”が保持され、出力節点Ｔ５より“Ｈ”が出力信号
Ｓ５ｄとしてされる。
【００１４】次に時点ｔＢｄにおいて、遅延クロック信
号Ｃ１ｄに同期してゲート制御信号Ｓ１ｄが“Ｈ”から
“Ｌ”に、ゲート制御信号Ｓ４ｄが“Ｌ”から“Ｈ”に
変化すると、入力トランスファーゲートＩＲ１がオフす
るため入力端ＩＮからマスターフリップフロップ１１へ
のデータＳ１１の入力はなくなる。このとき帰還トラン
スファーゲートＴＲ２がオンするため節点Ｔ２の“Ｌ”
となるデータＳ２がマスターフリップフロップ１１で保
持され、またスレーブフリップフロップ１２の入力トラ
ンスファーゲートＴＲ３がオンするため、インバータ２
の出力“Ｌ”がマスターフリップフロップ１１からスレ
ーブフリップフロップ１２に伝播し、出力節点Ｔ５の出
力信号Ｓ５ｄが“Ｈ”から“Ｌ”に変化する。帰還トラ
ンスファーゲートＴＲ４はオフであるが、マスターフリ
ップフロップで入力データＳＩＮが保持されているため
ゲート制御信号Ｓ１ｄ，Ｓ４ｄが変化し、マスターフリ
ップフロップ１１からスレーブフリップフロップ１２に
新しいデータが伝播するまでは、出力節点信号Ｓ５ａｄ
は事前のデータ“Ｌ”が出力される。
号Ｃ１ｄに同期してゲート制御信号Ｓ１ｄが“Ｈ”から
“Ｌ”に、ゲート制御信号Ｓ４ｄが“Ｌ”から“Ｈ”に
変化すると、入力トランスファーゲートＩＲ１がオフす
るため入力端ＩＮからマスターフリップフロップ１１へ
のデータＳ１１の入力はなくなる。このとき帰還トラン
スファーゲートＴＲ２がオンするため節点Ｔ２の“Ｌ”
となるデータＳ２がマスターフリップフロップ１１で保
持され、またスレーブフリップフロップ１２の入力トラ
ンスファーゲートＴＲ３がオンするため、インバータ２
の出力“Ｌ”がマスターフリップフロップ１１からスレ
ーブフリップフロップ１２に伝播し、出力節点Ｔ５の出
力信号Ｓ５ｄが“Ｈ”から“Ｌ”に変化する。帰還トラ
ンスファーゲートＴＲ４はオフであるが、マスターフリ
ップフロップで入力データＳＩＮが保持されているため
ゲート制御信号Ｓ１ｄ，Ｓ４ｄが変化し、マスターフリ
ップフロップ１１からスレーブフリップフロップ１２に
新しいデータが伝播するまでは、出力節点信号Ｓ５ａｄ
は事前のデータ“Ｌ”が出力される。
【００１５】次に、時点ｔｃにおいて入力端ＩＮからの
データＳＩＮが“Ｌ”から“Ｈ”に変化するとその後の
時点ｔｄでクロック信号Ｃ２が“Ｌ”から“Ｈ”に変化
するとゲート制御信号Ｓ１ｄが“Ｌ”から“Ｈ”に変化
するためにマスターフリップフロップ１１の節点信号Ｓ
２が“Ｈ”に変化する。ここでゲート制御信号Ｓ４ｄは
時点ｔｄで“Ｌ”となるのでスレーブフリップフロップ
１２の入力トランスファーゲートＴＲ３はオフし、入力
データＳＩＮの“Ｈ”はマスターフリップフロップ１１
までしか伝播しないため、出力節点信号Ｓ５ａｄは“Ｌ
”のままなので従来発生したデータ筒抜けは発生しない
。
データＳＩＮが“Ｌ”から“Ｈ”に変化するとその後の
時点ｔｄでクロック信号Ｃ２が“Ｌ”から“Ｈ”に変化
するとゲート制御信号Ｓ１ｄが“Ｌ”から“Ｈ”に変化
するためにマスターフリップフロップ１１の節点信号Ｓ
２が“Ｈ”に変化する。ここでゲート制御信号Ｓ４ｄは
時点ｔｄで“Ｌ”となるのでスレーブフリップフロップ
１２の入力トランスファーゲートＴＲ３はオフし、入力
データＳＩＮの“Ｈ”はマスターフリップフロップ１１
までしか伝播しないため、出力節点信号Ｓ５ａｄは“Ｌ
”のままなので従来発生したデータ筒抜けは発生しない
。
【００１６】
【発明の効果】以上説明したように本発明は、マスター
およびスレーブフリップフロップにそれぞれ入力される
２つのクロックが変化するタイミングを監視し、２つの
クロック信号間にディレイが生じたとき、フリップフロ
ップ内に入力されるトランスファーの二つのゲート制御
信号が常に互に反転信号となるゲート制御回路を付加し
たので、フリップフロップ回路内で生じる入力データの
出力筒抜けを防ぐことができる。
およびスレーブフリップフロップにそれぞれ入力される
２つのクロックが変化するタイミングを監視し、２つの
クロック信号間にディレイが生じたとき、フリップフロ
ップ内に入力されるトランスファーの二つのゲート制御
信号が常に互に反転信号となるゲート制御回路を付加し
たので、フリップフロップ回路内で生じる入力データの
出力筒抜けを防ぐことができる。
【図１】本発明の第１の実施例の回路図である。
【図２】図１及び図３の回路の動作を説明するための各
信号の波形図である。
信号の波形図である。
【図３】従来のフリップフロップ回路の一例の回路図で
ある。
ある。
【図４】図１及び図３の回路の動作を説明するための各
信号の波形図である。
信号の波形図である。
１〜７ インバータ
８，９ 二入力ＮＡＮＤゲート
１０ クロック制御回路
１１ マスターフリップフロップ１２ ス
レーブフリップフロップＣ１，Ｃ１ｄ，Ｃ２ ク
ロック信号Ｓ１，Ｓ１ｄ，Ｓ４，Ｓ４ｄ ゲート
制御信号ＴＲ１，ＴＲ３ 入力トランスファーゲ
ートＴＲ２，ＴＲ４ 帰還トランスファーゲート
ＳＩＮ 入力データ Ｓ５，Ｓ５ｄ 出力節点信号
レーブフリップフロップＣ１，Ｃ１ｄ，Ｃ２ ク
ロック信号Ｓ１，Ｓ１ｄ，Ｓ４，Ｓ４ｄ ゲート
制御信号ＴＲ１，ＴＲ３ 入力トランスファーゲ
ートＴＲ２，ＴＲ４ 帰還トランスファーゲート
ＳＩＮ 入力データ Ｓ５，Ｓ５ｄ 出力節点信号
Claims (1)
- 【請求項１】 入力端にデータを入力しゲートに一方
のゲート制御信号を入力する第１の入力トランスファゲ
ートと出力端が前記第１の入力トランスファゲートの出
力端に接続しゲートに他方のゲート制御信号を入力する
第１の帰還トランスファーゲートを有するマスターフリ
ップフロップと、入力端が前記マスターフリップフロッ
プの出力端に接続しゲートに前記他方のゲート制御信号
を入力する第２の入力トランスファーゲートと出力端が
前記第２の入力トランスファーゲートの出力端に接続し
ゲートに前記一方のゲート制御信号を入力する第２の帰
還トランスファーゲートを有するスレーブフリップフロ
ップとを有するフリップフロップ回路において、第１の
クロック信号と第２のクロック信号とを入力する第１の
二入力ＮＡＮＤゲートと、一方の入力端が前記第１の二
入力ＮＡＮＤゲートの出力端に接続し他方の入力端が前
記第１のクロック信号を入力して前記一方のゲート制御
信号を出力すると共にインバータを介して前記他方のゲ
ート制御信号を出力する第２の二入力ＮＡＮＤゲートを
含むゲート制御回路を付加したことを特徴とするフリッ
プフロップ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3068208A JPH04304014A (ja) | 1991-04-01 | 1991-04-01 | フリップフロップ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3068208A JPH04304014A (ja) | 1991-04-01 | 1991-04-01 | フリップフロップ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04304014A true JPH04304014A (ja) | 1992-10-27 |
Family
ID=13367151
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3068208A Pending JPH04304014A (ja) | 1991-04-01 | 1991-04-01 | フリップフロップ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04304014A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5708380A (en) * | 1996-01-31 | 1998-01-13 | Hughes Electronics | Test for hold time margins in digital systems |
-
1991
- 1991-04-01 JP JP3068208A patent/JPH04304014A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5708380A (en) * | 1996-01-31 | 1998-01-13 | Hughes Electronics | Test for hold time margins in digital systems |
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