JPH0685620A - フリップフロップ回路 - Google Patents
フリップフロップ回路Info
- Publication number
- JPH0685620A JPH0685620A JP4233227A JP23322792A JPH0685620A JP H0685620 A JPH0685620 A JP H0685620A JP 4233227 A JP4233227 A JP 4233227A JP 23322792 A JP23322792 A JP 23322792A JP H0685620 A JPH0685620 A JP H0685620A
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- JP
- Japan
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- clock
- circuit
- flip
- input terminal
- flop circuit
- Prior art date
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- Withdrawn
Links
- 239000004065 semiconductor Substances 0.000 claims description 6
- 230000007257 malfunction Effects 0.000 abstract description 7
- 230000000630 rising effect Effects 0.000 abstract description 3
- 238000004804 winding Methods 0.000 abstract 1
- 238000010586 diagram Methods 0.000 description 7
- 230000000694 effects Effects 0.000 description 6
Abstract
(57)【要約】
【目的】 単相クロックのシフトレジスタの誤動作防止
に寄与するフリップフロップ回路を提供する。 【構成】 本発明のフリップフロップ回路は、データ入
力端子５１、クロック入力端子５２、データ出力端子５
３、５４およびクロック出力端子５５に対応して、トラ
ンスファゲート２および３、インバータ４および５を含
むマスター側ラッチ回路１と、トランスファゲート７お
よび８、インバータ９および１０を含むスレーブ側ラッ
チ回路６と、インバータ１２および１３を含み、トラン
スファゲート２、３、７および８を駆動するクロック・
ドライバ回路１１とを備えて構成される。本発明の従来
例との相違点は、インバータ１２および１３を介してク
ロック・ドライバ回路１１より出力されるクロック信号
を、外部に出力するためのクロック出力端子５５が新た
に設けられていることである。本発明のフリップフロッ
プ回路を用いて単相クロックのシフトレジスタ回路を構
成する場合、当該シフトレジスタ回路における誤動作が
未然に回避されるという効果が得られる。
に寄与するフリップフロップ回路を提供する。 【構成】 本発明のフリップフロップ回路は、データ入
力端子５１、クロック入力端子５２、データ出力端子５
３、５４およびクロック出力端子５５に対応して、トラ
ンスファゲート２および３、インバータ４および５を含
むマスター側ラッチ回路１と、トランスファゲート７お
よび８、インバータ９および１０を含むスレーブ側ラッ
チ回路６と、インバータ１２および１３を含み、トラン
スファゲート２、３、７および８を駆動するクロック・
ドライバ回路１１とを備えて構成される。本発明の従来
例との相違点は、インバータ１２および１３を介してク
ロック・ドライバ回路１１より出力されるクロック信号
を、外部に出力するためのクロック出力端子５５が新た
に設けられていることである。本発明のフリップフロッ
プ回路を用いて単相クロックのシフトレジスタ回路を構
成する場合、当該シフトレジスタ回路における誤動作が
未然に回避されるという効果が得られる。
Description
【０００１】
【産業上の利用分野】本発明はフリップフロップ回路に
関し、特にセミカスタム型半導体集積回路により形成さ
れるフリップフロップ回路に関する。
関し、特にセミカスタム型半導体集積回路により形成さ
れるフリップフロップ回路に関する。
【０００２】
【従来の技術】従来の、この種のフリップフロップ回路
は、図３に示されるように、データ入力端子５８、クロ
ック入力端子５９、データ出力端子６０および６１に対
応して、トランスファゲート１７、１８およびインバー
タ１９、２０を含むマスター側ラッチ回路合１６と、ト
ランスファゲート２２、２３およびインバータ２４、２
５を含むスレーブ側ラッチ回路２１と、インバータ２
７、２８を含むクロック・ドライバ回路２６とを備えて
構成されている。
は、図３に示されるように、データ入力端子５８、クロ
ック入力端子５９、データ出力端子６０および６１に対
応して、トランスファゲート１７、１８およびインバー
タ１９、２０を含むマスター側ラッチ回路合１６と、ト
ランスファゲート２２、２３およびインバータ２４、２
５を含むスレーブ側ラッチ回路２１と、インバータ２
７、２８を含むクロック・ドライバ回路２６とを備えて
構成されている。
【０００３】図３に示されるフリップフロップ回路を用
いて、単相クロックによるシフトレジスタ回路を構成し
た例が、図４のブロック図に示される。図４において、
２個のフリップフロップ回路２９および３０のクロック
入力端子は、シフトレジスタ自体のクロック入力端子６
３に共通接続され、また前段のフリップフロップ回路２
９のデータ入力端子は、シフトレジスタ自体のデータ入
力端子６２に接続されている。フリップフロップ回路２
９のデータ出力端子は、後段のフリップフロップ回路３
０のデータ入力端子に接続され、フリップフロップ回路
３０のデータ出力端子は、シフトレジスタの出力端子に
接続されている。なお、図４に示されるシフトレジスタ
の動作については一般によく知られており、また、本発
明の内容に直接関係することではないので、その説明は
省略する。
いて、単相クロックによるシフトレジスタ回路を構成し
た例が、図４のブロック図に示される。図４において、
２個のフリップフロップ回路２９および３０のクロック
入力端子は、シフトレジスタ自体のクロック入力端子６
３に共通接続され、また前段のフリップフロップ回路２
９のデータ入力端子は、シフトレジスタ自体のデータ入
力端子６２に接続されている。フリップフロップ回路２
９のデータ出力端子は、後段のフリップフロップ回路３
０のデータ入力端子に接続され、フリップフロップ回路
３０のデータ出力端子は、シフトレジスタの出力端子に
接続されている。なお、図４に示されるシフトレジスタ
の動作については一般によく知られており、また、本発
明の内容に直接関係することではないので、その説明は
省略する。
【０００４】
【発明が解決しようとする課題】上述した従来のフリッ
プフロップ回路においては、図３に示されるように、ク
ロック信号に関する端子は、クロック入力端子５９のみ
であるため、図４に示されるように単相クロックによる
シフトレジスタ回路を構成する場合に、フリップフロッ
プ回路２９および３０の、それぞれのフリップフロップ
回路のクロック入力端子は、上述したように、シフトレ
ジスタ回路のクロック入力端子６３に共通接続されてい
るが、当該シフトレジスタ回路内において、後段のフリ
ップフロップ回路３０のクロック入力端子に対する配線
長による負荷遅延が、前段のフリップフロップ回路２９
のクロック入力端子に対する配線長による負荷遅延より
も大きい場合、前段のフリップフロップ回路２９の出力
データの変化と後段のフリップフロップ回路３０の入力
クロックが競合して、後段のフリップフロップ回路３０
においては、データのホールド・タイムに不足が生じ、
シフトレジスタ回路が誤動作するという欠点がある。
プフロップ回路においては、図３に示されるように、ク
ロック信号に関する端子は、クロック入力端子５９のみ
であるため、図４に示されるように単相クロックによる
シフトレジスタ回路を構成する場合に、フリップフロッ
プ回路２９および３０の、それぞれのフリップフロップ
回路のクロック入力端子は、上述したように、シフトレ
ジスタ回路のクロック入力端子６３に共通接続されてい
るが、当該シフトレジスタ回路内において、後段のフリ
ップフロップ回路３０のクロック入力端子に対する配線
長による負荷遅延が、前段のフリップフロップ回路２９
のクロック入力端子に対する配線長による負荷遅延より
も大きい場合、前段のフリップフロップ回路２９の出力
データの変化と後段のフリップフロップ回路３０の入力
クロックが競合して、後段のフリップフロップ回路３０
においては、データのホールド・タイムに不足が生じ、
シフトレジスタ回路が誤動作するという欠点がある。
【０００５】また、セミカスタム型半導体集積回路にお
いては、前述のクロック入力端子に対する配線がコンピ
ュータによる自動配線により行われているために、予め
配線長を予測して上述の誤動作を防止することが困難で
あり、且つ、当該配線は幾つもの分岐を有しているため
に、配線長を調整する修正が困難であるという欠点があ
る。
いては、前述のクロック入力端子に対する配線がコンピ
ュータによる自動配線により行われているために、予め
配線長を予測して上述の誤動作を防止することが困難で
あり、且つ、当該配線は幾つもの分岐を有しているため
に、配線長を調整する修正が困難であるという欠点があ
る。
【０００６】
【課題を解決するための手段】本発明のフリップフロッ
プ回路は、セミカスタム型半導体集積回路により形成さ
れるフリップフロップ回路において、所定のクロック入
力端子を介して外部より入力されるクロック信号に対応
して、当該クロック信号と同相または逆相のクロック信
号を外部に出力するクロック出力端子を、前記クロック
入力端子とは別に備えることを特徴としている。なお、
本発明のフリップフロップ回路は、所定のデータ入力端
子に対応するマスター側ラッチ回路と、所定の一対のデ
ータ出力端子に対応するスレーブ側ラッチ回路と、前記
クロック入力端子を介して入力されるクロック信号を受
けて前記マスター側ラッチ回路および前記スレーブ側ラ
ッチ回路に供給するクロック・ドライバ回路とを備え、
前記クロック・ドライバ回路の出力端を前記クロック出
力端子に接続して構成してもよい。
プ回路は、セミカスタム型半導体集積回路により形成さ
れるフリップフロップ回路において、所定のクロック入
力端子を介して外部より入力されるクロック信号に対応
して、当該クロック信号と同相または逆相のクロック信
号を外部に出力するクロック出力端子を、前記クロック
入力端子とは別に備えることを特徴としている。なお、
本発明のフリップフロップ回路は、所定のデータ入力端
子に対応するマスター側ラッチ回路と、所定の一対のデ
ータ出力端子に対応するスレーブ側ラッチ回路と、前記
クロック入力端子を介して入力されるクロック信号を受
けて前記マスター側ラッチ回路および前記スレーブ側ラ
ッチ回路に供給するクロック・ドライバ回路とを備え、
前記クロック・ドライバ回路の出力端を前記クロック出
力端子に接続して構成してもよい。
【０００７】
【実施例】次に、本発明について図面を参照して説明す
る。
る。
【０００８】図１は本発明の一実施例を示すブロック図
である。図１に示されるように、本実施例は、データ入
力端子５１、クロック入力端子５２、データ出力端子５
３、５４およびクロック出力端子５５に対応して、トラ
ンスファゲート２および３、インバータ４および５を含
むマスター側ラッチ回路１と、トランスファゲート７お
よび８、インバータ９および１０を含むスレーブ側ラッ
チ回路６と、インバータ１２および１３を含み、トラン
スファゲート２、３、７および８を駆動するクロック・
ドライバ回路１１とを備えて構成される。また、図２
は、本実施例によるフリップフロップ回路１４および１
５を用いて構成された単相クロックのシフトレジスタ回
路を示すブロック図である。
である。図１に示されるように、本実施例は、データ入
力端子５１、クロック入力端子５２、データ出力端子５
３、５４およびクロック出力端子５５に対応して、トラ
ンスファゲート２および３、インバータ４および５を含
むマスター側ラッチ回路１と、トランスファゲート７お
よび８、インバータ９および１０を含むスレーブ側ラッ
チ回路６と、インバータ１２および１３を含み、トラン
スファゲート２、３、７および８を駆動するクロック・
ドライバ回路１１とを備えて構成される。また、図２
は、本実施例によるフリップフロップ回路１４および１
５を用いて構成された単相クロックのシフトレジスタ回
路を示すブロック図である。
【０００９】図１により明らかなように、本発明の従来
例との相違点は、インバータ１２および１３を介してク
ロック・ドライバ回路１１より出力されるクロック信号
を、外部に出力するためのクロック出力端子５５が新た
に設けられていることである。それ以外のフリップフロ
ップ回路自体の構成および動作は、従来例と全く同様で
ある。このように、クロック出力端子を設けることによ
り、図２に示される単相クロックのシフトレジスタ回路
を構成する場合に、当該シフトレジスタ回路における誤
動作が回避されるという効果が得られる。以下、図２の
シフトレジスタ回路の動作について説明する。
例との相違点は、インバータ１２および１３を介してク
ロック・ドライバ回路１１より出力されるクロック信号
を、外部に出力するためのクロック出力端子５５が新た
に設けられていることである。それ以外のフリップフロ
ップ回路自体の構成および動作は、従来例と全く同様で
ある。このように、クロック出力端子を設けることによ
り、図２に示される単相クロックのシフトレジスタ回路
を構成する場合に、当該シフトレジスタ回路における誤
動作が回避されるという効果が得られる。以下、図２の
シフトレジスタ回路の動作について説明する。
【００１０】図２において、クロック入力端子５６より
入力されるクロック信号は、配線１０１を経由してフリ
ップフロップ回路１５のクロック入力端子５２（図１参
照）に入力される。フリップフロップ回路１５において
は、このクロック信号の立ち上がり変化を介して、フリ
ップフロップ回路１４より出力されるデータ信号がセッ
トされ、続いてフリップフロップ回路１５内のクロック
・ドライバ１１（図１参照）を経由して出力されるクロ
ック信号が、フリップフロップ回路１５のクロック出力
端子５５（図１参照）より出力されて、配線１０２を経
由してフリップフロップ回路１４のクロック入力端子５
２（図１参照）に入力される。フリップフロップ回路１
４においては、このクロック信号を受けて、シフトレジ
スタのデータ入力端子５６より入力されるデータ信号が
当該フリップフロップ１４内にセットされる。
入力されるクロック信号は、配線１０１を経由してフリ
ップフロップ回路１５のクロック入力端子５２（図１参
照）に入力される。フリップフロップ回路１５において
は、このクロック信号の立ち上がり変化を介して、フリ
ップフロップ回路１４より出力されるデータ信号がセッ
トされ、続いてフリップフロップ回路１５内のクロック
・ドライバ１１（図１参照）を経由して出力されるクロ
ック信号が、フリップフロップ回路１５のクロック出力
端子５５（図１参照）より出力されて、配線１０２を経
由してフリップフロップ回路１４のクロック入力端子５
２（図１参照）に入力される。フリップフロップ回路１
４においては、このクロック信号を受けて、シフトレジ
スタのデータ入力端子５６より入力されるデータ信号が
当該フリップフロップ１４内にセットされる。
【００１１】このように、前段ならびに後段の関係で隣
接する二つのフリップフロップ回路１４および１５にお
いて、クロック信号の立ち上がり変化を介して、それぞ
れのフリップフロップ回路において入力データ信号がセ
ットされる際には、当該クロック信号が先ず後段のフリ
ップフロップ回路１５に入力され、続いて配線１０２を
経由し、当該配線１０２の負荷遅延分遅れて前段のフリ
ップフロップ回路１４に入力される。このために、前段
のフリップフロップ回路１４においてセットされて出力
されるデータ信号は、後段のフリップフロップ回路１５
において入力データ信号がセットされて、十分のホール
ド・タイムが確保された状態において変化する。従っ
て、後段のフリップフロップ回路１５においては、デー
タ信号のホールド・タイム不足という事態を生じるとい
うことはなくなり、シフトレジスタ回路の誤動作が防止
される。
接する二つのフリップフロップ回路１４および１５にお
いて、クロック信号の立ち上がり変化を介して、それぞ
れのフリップフロップ回路において入力データ信号がセ
ットされる際には、当該クロック信号が先ず後段のフリ
ップフロップ回路１５に入力され、続いて配線１０２を
経由し、当該配線１０２の負荷遅延分遅れて前段のフリ
ップフロップ回路１４に入力される。このために、前段
のフリップフロップ回路１４においてセットされて出力
されるデータ信号は、後段のフリップフロップ回路１５
において入力データ信号がセットされて、十分のホール
ド・タイムが確保された状態において変化する。従っ
て、後段のフリップフロップ回路１５においては、デー
タ信号のホールド・タイム不足という事態を生じるとい
うことはなくなり、シフトレジスタ回路の誤動作が防止
される。
【００１２】また、配線１０２の配線長が伸びることに
より、フリップフロップ回路１５のクロック入力端子に
対する配線の負荷遅延が大きくなっても、データ信号の
ホールド・タイムに対しては余裕が大きくなる方向にあ
るため、セミカスタム型半導体集積回路における自動配
線においては、当該配線長を気にするこ必要はなく、ま
た予め配線長を予測する必要もない。そして、更に、配
線１０２は、前段のフリップフロップ回路１４のクロッ
ク入力端子と、後段のフリップフロップ回路１５のクロ
ック出力端子とを接続するのみであり、他に分岐が存在
しないため、配線長を調整する修正を容易に行うことが
できる。
より、フリップフロップ回路１５のクロック入力端子に
対する配線の負荷遅延が大きくなっても、データ信号の
ホールド・タイムに対しては余裕が大きくなる方向にあ
るため、セミカスタム型半導体集積回路における自動配
線においては、当該配線長を気にするこ必要はなく、ま
た予め配線長を予測する必要もない。そして、更に、配
線１０２は、前段のフリップフロップ回路１４のクロッ
ク入力端子と、後段のフリップフロップ回路１５のクロ
ック出力端子とを接続するのみであり、他に分岐が存在
しないため、配線長を調整する修正を容易に行うことが
できる。
【００１３】なお、上記の説明によるフリップフロップ
回路においては、図１に示されるように、クロック出力
端子５５が、クロック入力端子５２に対して、インバー
タ１２および１３を含むクロック・ドライバ回路１１を
経由して接続されているが、これによることなく、クロ
ック出力端子５５が、クロック入力端子５２に直接接続
されたり、または別途、遅延回路を経由して接続される
ようにしても同様の効果が得られる。
回路においては、図１に示されるように、クロック出力
端子５５が、クロック入力端子５２に対して、インバー
タ１２および１３を含むクロック・ドライバ回路１１を
経由して接続されているが、これによることなく、クロ
ック出力端子５５が、クロック入力端子５２に直接接続
されたり、または別途、遅延回路を経由して接続される
ようにしても同様の効果が得られる。
【００１４】また、更に上記の説明による単相クロック
のシフトレジスタ回路は、２組のフリップフロップ回路
により構成されたシフトレジスタを例としているが、ク
ロック端子に対する配線が同様であるものとすれば、こ
れによることなく、幾段のシフトレジスタ回路であって
も同様の効果が得られる。
のシフトレジスタ回路は、２組のフリップフロップ回路
により構成されたシフトレジスタを例としているが、ク
ロック端子に対する配線が同様であるものとすれば、こ
れによることなく、幾段のシフトレジスタ回路であって
も同様の効果が得られる。
【００１５】
【発明の効果】以上説明したように、本発明のフリップ
フロップ回路は、クロック入力端子に入力されるクロッ
ク信号に対応する特定のクロック信号を出力するクロッ
ク出力端子を設けることにより、前段および後段の関係
において隣接するフリップフロップ回路を含み、後段の
フリップフロップ回路のクロック出力端子より出力され
るクロック信号を、前段のフリップフロップ回路のクロ
ック入力端子に入力するように構成されるシフトレジス
タに適用されて、当該シフトレジスタの誤動作を防止す
ることができるという効果がある。
フロップ回路は、クロック入力端子に入力されるクロッ
ク信号に対応する特定のクロック信号を出力するクロッ
ク出力端子を設けることにより、前段および後段の関係
において隣接するフリップフロップ回路を含み、後段の
フリップフロップ回路のクロック出力端子より出力され
るクロック信号を、前段のフリップフロップ回路のクロ
ック入力端子に入力するように構成されるシフトレジス
タに適用されて、当該シフトレジスタの誤動作を防止す
ることができるという効果がある。
【００１６】また、各フリップフロップのクロック端子
間の配線長が長大となる状態においても、セミカスタム
型半導体集積回路においては、自動配線による配線長を
気にする必要がなく、また予め配線長を予測する必要が
なくなるという効果がある。
間の配線長が長大となる状態においても、セミカスタム
型半導体集積回路においては、自動配線による配線長を
気にする必要がなく、また予め配線長を予測する必要が
なくなるという効果がある。
【００１７】更に、各フリップフロップ回路のクロック
入力端子およびクロック出力端子に対する配線が、各フ
リップフロップ回路のクロック入力端子とクロック出力
端子とを接続するだけの配線であるため分岐が介在せ
ず、従って、配線長を調整する修正を容易に行うことが
できるという効果がある。
入力端子およびクロック出力端子に対する配線が、各フ
リップフロップ回路のクロック入力端子とクロック出力
端子とを接続するだけの配線であるため分岐が介在せ
ず、従って、配線長を調整する修正を容易に行うことが
できるという効果がある。
【図１】本発明の一実施例を示す回路図である。
【図２】本実施例により構成されるシフトレジスタを示
すブロック図である。
すブロック図である。
【図３】従来例を示す回路図である。
【図４】従来例により構成されるシフトレジスタを示す
ブロック図である。
ブロック図である。
１、１６ マスター側ラッチ回路 ２、３、７、８、１７、１８、２２、２３ トランス
ファゲート ４、５、９、１０、１２、１３、１９、２０、２４、２
５、２７、２８ インバータ ６、２１ スレーブ側ラッチ回路 １１、２６ クロック・ドライバ回路 １４、１５、２９、３０ フリップフロップ回路
ファゲート ４、５、９、１０、１２、１３、１９、２０、２４、２
５、２７、２８ インバータ ６、２１ スレーブ側ラッチ回路 １１、２６ クロック・ドライバ回路 １４、１５、２９、３０ フリップフロップ回路
Claims (2)
- 【請求項１】 セミカスタム型半導体集積回路により形
成されるフリップフロップ回路において、所定のクロッ
ク入力端子を介して外部より入力されるクロック信号に
対応して、当該クロック信号と同相または逆相のクロッ
ク信号を外部に出力するクロック出力端子を、前記クロ
ック入力端子とは別に備えることを特徴とするフリップ
フロップ回路。 - 【請求項２】 所定のデータ入力端子に対応するマスタ
ー側ラッチ回路と、所定の一対のデータ出力端子に対応
するスレーブ側ラッチ回路と、前記クロック入力端子を
介して入力されるクロック信号を受けて前記マスター側
ラッチ回路および前記スレーブ側ラッチ回路に供給する
クロック・ドライバ回路とを備えて構成され、前記クロ
ック・ドライバ回路の出力端が前記クロック出力端子に
接続される請求項１記載のフリップフロップ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4233227A JPH0685620A (ja) | 1992-09-01 | 1992-09-01 | フリップフロップ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4233227A JPH0685620A (ja) | 1992-09-01 | 1992-09-01 | フリップフロップ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0685620A true JPH0685620A (ja) | 1994-03-25 |
Family
ID=16951751
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4233227A Withdrawn JPH0685620A (ja) | 1992-09-01 | 1992-09-01 | フリップフロップ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0685620A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006279621A (ja) * | 2005-03-30 | 2006-10-12 | Yamaha Corp | 順序回路 |
| US8854033B2 (en) | 2010-06-04 | 2014-10-07 | Denso Corporation | Current sensor, inverter circuit, and semiconductor device having the same |
-
1992
- 1992-09-01 JP JP4233227A patent/JPH0685620A/ja not_active Withdrawn
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006279621A (ja) * | 2005-03-30 | 2006-10-12 | Yamaha Corp | 順序回路 |
| US8854033B2 (en) | 2010-06-04 | 2014-10-07 | Denso Corporation | Current sensor, inverter circuit, and semiconductor device having the same |
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