JPH04304528A - 順序制御回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明はマイクロプロセッサシス
テムにおける順序制御回路に関するものである。

【０００２】

【従来の技術】従来のマイクロプロセッサシステムにお
いては、一連の処理を実行する場合もしくは再実行する
場合に必ずマイクロプロセッサシステムの順序制御回路
をリセットする必要がある。以下に従来の順序制御回路
について説明する。

【０００３】（図４）は従来の順序制御回路の構成図を
示すものである。（図４）において、１は命令メモリで
種々の内部動作を指示する命令語が予め記憶している。 ２はパイプラインレジスタで命令を一時記憶する。３は
次番地制御器で前記命令語で指示される順序制御を行う
。４はメモリアドレス発生器で命令メモリから命令語を
読み出すためのメモリアドレスを発生する。

【０００４】以上のように構成された順序制御回路につ
いて、以下その動作について説明する。まず、命令メモ
リ１で読み出された命令はパイプラインレジスタ２で一
時記憶された後に種々の内部動作を指示するために出力
されるが、その一部は順序制御を行うために次番地制御
器３へ入力される。次番地制御器３は順序制御を行い次
に読み出すべき命令が入っている命令メモリ１のアドレ
スを発生するようにメモリアドレス発生器４に指示する
。メモリアドレス発生器４はメモリアドレスを発生し命
令メモリ１へ出力する。

【０００５】このように通常動作する順序制御回路にお
いて、外部から外部リセット信号が入力される（ここで
は、リセット中における外部リセット信号は”０”とす
る）と、リセット信号が入力されている期間中は次番地
制御器３はメモリアドレス発生器４に対して通常０番地
を出力するように動作する。従って、メモリアドレス発
生器４は０を命令メモリ１に出力し、命令メモリ１は０
番地の命令をパイプラインレジスタ２に出力し、次番地
制御器３は０番地の命令を受けとる。しかし、リセット
信号が入力されている期間中は０番地の命令は無視され
る。リセット信号が入力されなくなる（”１”になる）
と、次番地制御器３は０番地の命令を実行し、それ以降
は命令に従って順次処理が開始される（例えば森　　亮
一他「ビットスライスマイクロプロセッサ」：昭和５４
年１１月３０日発行、丸善、３章）。

【０００６】

【発明が解決しようとする課題】しかしながら上記の従
来の構成では、リセット信号が入力されなくなると（”
１”）、次番地制御器３は通常０番地の命令を実行し、
それ以降は命令に従って順次処理が開始されるため、例
えば共通のリセット信号を用いて複数のマイクロプロセ
ッサシステムの順序制御回路をリセットした場合、すべ
て同時に動作を開始するため、異なるタイミングで順序
制御回路をリセットをする場合、複数のマイクロプロセ
ッサシステムの数だけ異なるタイミングでリセット信号
を発生させる必要があるという問題を有していた。

【０００７】本発明は上記従来の問題点を解決するもの
で、外部から入力されるリセット信号に対して任意の遅
延を持ってリセットされる順序制御回路を提供すること
を目的とする。

【０００８】

【課題を解決するための手段】この目的を達成するため
に本発明の順序制御回路は、種々の内部動作を指示する
命令語が予め記憶されている命令メモリと、前記命令メ
モリから出力される命令を一時記憶するパイプラインレ
ジスタと、前記命令語で指示される順序制御を行う次番
地制御器と、前記命令メモリから命令語を読み出すため
のメモリアドレスを発生するメモリアドレス発生器と、
前記次番地制御器をリセットするリセット信号発生器と
で構成される順序制御回路であって、前記リセット信号
発生器は、外部から供給される外部リセット信号によっ
て外部から供給される計数値を読み込むとともにクロッ
クで計数するカウンタと、前記カウンタの出力値がゼロ
であることを検出するゼロ検出器と、ゼロ検出された時
に前記次番地制御器にリセットパルスを出力するリセッ
トパルス発生器とで構成されている。

【０００９】

【作用】本発明はこの構成によって、外部リセット信号
が入力された時に外部から供給される計数値をカウンタ
に読み込むとともにクロックをカウントし、そのカウン
タの値がゼロになったことをゼロ検出器で検出した後に
順序制御回路をリセットするため、外部リセット信号が
入力されてから順序制御回路をリセットするまでの時間
を任意に遅延させることができる。

【００１０】

【実施例】以下本発明の一実施例について、図面を参照
しながら説明する。

【００１１】（図１）は本発明の第１の実施例における
順序制御回路の構成図を示すものである。（図１）にお
いて、１１は命令メモリで種々の内部動作を指示する命
令語が予め記憶している。１２はパイプラインレジスタ
で命令を一時記憶する。１３は次番地制御器で前記命令
語で指示される順序制御を行う。１４はメモリアドレス
発生器で命令メモリ１１から命令語を読み出すためのメ
モリアドレスを発生する。１５はリセット信号発生器で
次番地制御器をリセットする。

【００１２】さらに、リセット信号発生器１５において
、１６はカウンタであり外部から供給される外部リセッ
ト信号によって外部から供給される計数値を読み込むと
ともにクロックで計数し、１７はゼロ検出器でカウンタ
１６の出力の値がゼロであることを検出し、１８はリセ
ットパルス発生器でありゼロ検出された時に前記次番地
制御器１３にリセットパルスを出力する。

【００１３】以上のように構成された順序制御回路につ
いて、以下その動作を説明する。まず、命令メモリ１１
で読み出された命令はパイプラインレジスタ１２で一時
記憶された後に種々の内部動作を指示するために出力さ
れるが、その一部は順序制御を行うために次番地制御器
１３へ入力される。次番地制御器１３は順序制御を行い
次に読み出すべき命令が入っている命令メモリ１１のア
ドレスを発生するようにメモリアドレス発生器１４に指
示する。メモリアドレス発生器１４はメモリアドレスを
発生し命令メモリ１１へ出力する。

【００１４】このように動作する順序制御回路において
、外部から外部リセット信号がリセット信号発生器１５
に入力される（ここでは、リセット中における外部リセ
ット信号は”０”とする）と、リセット信号発生器１５
のカウンタ１６はこの外部リセット信号を用いて外部か
ら入力される計数値をロードし、外部から入力されるク
ロックを用いて計数する。カウンタ１６で計数された結
果はゼロ検出器１７に出力され計数された結果がゼロか
どうか検出し、ゼロを検出するとゼロ検出器１７はゼロ
検出信号をリセットパルス発生器１８に出力する。リセ
ットパルス発生器１８は、そこでリセットパルスを次番
地制御器１３に出力する。

【００１５】リセットパルスが入力されている期間（例
えば、”０”）中は次番地制御器１３はメモリアドレス
発生器１４に対して通常０番地を出力するように動作す
る。従って、メモリアドレス発生器１４は０を命令メモ
リ１１に出力し、命令メモリ１１は０番地の命令をパイ
プラインレジスタ１２に出力し、次番地制御器１３は０
番地の命令を受けとる。リセット信号発生器１５のリセ
ットパルス発生器１８からリセットパルスが入力されな
くなる（”１”になる）と、次番地制御器１３は０番地
の命令を実行し、それ以降は命令に従って順次処理が開
始される。

【００１６】以上のように本実施例によれば、外部リセ
ット信号が入力された時に外部から供給される計数値を
ロードしクロックをカウントするカウンタ１６と、カウ
ンタ１６の値がゼロになったことを検出するゼロ検出器
１７と、次番地制御器１３をリセットするためのリセッ
トパルスを発生するリセットパルス発生器１８を設ける
ことにより、外部リセット信号が入力されてから順序制
御回路をリセットするまでの時間を任意に遅延させるこ
とができる。

【００１７】以下本発明の第２の実施例について、図面
を参照しながら説明する。（図２）は本発明の第２の実
施例における順序制御回路の構成図を示すものである。 （図２）において、２１は命令メモリ、２２はパイプラ
インレジスタ、２３は次番地制御器、２４はメモリアド
レス発生器、２５はリセット信号発生器で、以上は（図
１）の構成と同様なものである。

【００１８】また、リセット信号発生器２５において、
２６はカウンタ、２７はゼロ検出器、２８はリセットパ
ルス発生器であり、以上も（図１）の構成と同様なもの
である。（図１）の構成と異なるのは、計数値メモリ２
９を、外部から供給される計数値選択信号によって計数
値メモリ２９に予め一つ以上設定されている計数値の一
つを選択してカウンタ２６に出力するように設けた点で
ある。

【００１９】以上のように構成された順序制御回路につ
いて、以下その動作を説明する。まず、命令メモリ２１
で読み出された命令はパイプラインレジスタ２２で一時
記憶された後に種々の内部動作を指示するために出力さ
れるが、その一部は順序制御を行うために次番地制御器
２３へ入力される。次番地制御器２３は順序制御を行い
、次に読み出すべき命令が入っている命令メモリ２１の
アドレスを発生するようにメモリアドレス発生器２４に
指示する。メモリアドレス発生器２４はメモリアドレス
を発生し命令メモリ２１へ出力する。

【００２０】このように動作する順序制御回路において
、外部から計数値選択信号がリセット信号発生器２５に
入力されると、リセット信号発生器２５の計数値メモリ
２９はこの計数値選択信号を用いて予め一つ以上設定さ
れている計数値の一つを選択しカウンタ２６へ出力する
。また、外部から外部リセット信号がリセット信号発生
器２５に入力される（ここでは、リセット中における外
部リセット信号は”０”とする）と、リセット信号発生
器２５のカウンタ２６はこの外部リセット信号を用いて
前記計数値メモリ２９が出力した計数値をロードし、外
部から入力されるクロックを用いて計数する。カウンタ
２６で計数された結果はゼロ検出器２７に出力され、計
数された結果がゼロかどうか検出し、ゼロを検出すると
ゼロ検出器２７はゼロ検出信号をリセットパルス発生器
２８に出力する。リセットパルス発生器２８は、そこで
リセットパルスを次番地制御器２３に出力する。

【００２１】リセットパルスが入力されている期間（例
えば、”０”）中は次番地制御器２３はメモリアドレス
発生器２４に対して通常０番地を出力するように動作す
る。従って、メモリアドレス発生器２４は０を命令メモ
リ２１に出力し、命令メモリ２１は０番地の命令をパイ
プラインレジスタ２２に出力し、次番地制御器２３は０
番地の命令を受けとる。リセット信号発生器２５のリセ
ットパルス発生器２８からリセットパルスが入力されな
くなる（”１”になる）と、次番地制御器２３は０番地
の命令を実行し、それ以降は命令に従って順次処理が開
始される。

【００２２】以上のように本実施例によれば、外部リセ
ット信号が入力された時に外部から供給される計数値選
択信号によって計数値メモリ２９から読み出された計数
値をロードしクロックをカウントするカウンタ２６と、
カウンタ２６の値がゼロになったことを検出するゼロ検
出器２７と、次番地制御器２３をリセットするためのリ
セットパルスを発生するリセットパルス発生器２８を設
けることにより、外部リセット信号が入力されてから順
序制御回路をリセットするまで、予め設定されている計
数値の一つを選択して計数する時間だけ遅らせることが
できる。

【００２３】以下本発明の第３の実施例について、図面
を参照しながら説明する。（図３）は本発明の第３の実
施例における順序制御回路の構成図を示すものである。 （図３）において、３１は命令メモリ、３２はパイプラ
インレジスタ、３３は次番地制御器、３４はメモリアド
レス発生器、３５はリセット信号発生器で、以上は（図
２）の構成と同様なものである。

【００２４】また、リセット信号発生器３５において、
３６はカウンタ、３７はゼロ検出器、３８はリセットパ
ルス発生器であり、以上も（図２）の構成と同様なもの
である。

【００２５】（図２）の構成と異なるのは、初期値メモ
リ３９を、外部から供給される初期設定値選択信号によ
って初期値メモリ３９に予め一組以上設定されている計
数値と初期値の一組を選択して、計数値をカウンタ３６
に、初期値を初期値レジスタ４０に出力するように設け
た点と、初期値レジスタ４０をリセットパルス発生器３
８の出力するリセットパルスによって初期値の一時記憶
するために設けた点と、メモリアドレス発生器３４を次
番地制御器３３で次番地を指定された時に、初期値レジ
スタ４０が出力する初期値をメモリアドレスオフセット
値として加算してメモリアドレスを発生するような機能
を設けた点である。

【００２６】以上のように構成された順序制御回路につ
いて、以下その動作を説明する。まず、命令メモリ３１
で読み出された命令はパイプラインレジスタ３２で一時
記憶された後に種々の内部動作を指示するために出力さ
れるが、その一部は順序制御を行うために次番地制御器
３３へ入力される。次番地制御器３３は順序制御を行い
次に読み出すべき命令が入っている命令メモリ３１のア
ドレスを発生するようにメモリアドレス発生器３４に指
示する。メモリアドレス発生器３４はメモリアドレスを
発生し命令メモリ３１へ出力する。

【００２７】このように動作する順序制御回路において
、外部から初期設定値選択信号がリセット信号発生器３
５に入力されると、リセット信号発生器３５の初期値メ
モリ３９はこの初期設定値選択信号を用いて予め一組以
上設定されている計数値と種々の内部動作を指示する初
期値の一組を選択し、計数値をカウンタ３６へ初期値を
初期値レジスタ４０へ出力する。また、外部から外部リ
セット信号がリセット信号発生器３５に入力される（こ
こでは、リセット中における外部リセット信号は”０”
とする）と、リセット信号発生器３５のカウンタ３６は
この外部リセット信号を用いて計数値メモリ３９が出力
した計数値をロードし、外部から入力されるクロックを
用いて計数する。カウンタ３６で計数された結果はゼロ
検出器３７に出力され、計数された結果がゼロかどうか
検出し、ゼロを検出するとゼロ検出器３７はゼロ検出信
号をリセットパルス発生器３８に出力する。リセットパ
ルス発生器３８は、そこでリセットパルスを次番地制御
器３３および初期値レジスタ４０へ出力する。初期値レ
ジスタは、初期値メモリが出力している新しい初期値を
記憶するとともにメモリアドレス発生器へ新しい初期値
を新しいメモリアドレスオフセット値として出力する。

【００２８】リセットパルスが入力されている期間（例
えば、”０”）中は、次番地制御器３３はメモリアドレ
ス発生器３４に対して、初期値レジスタ４０が出力する
初期値をメモリアドレスオフセット値としてメモリアド
レスとするように指示する。従って、メモリアドレス発
生器３４は初期値レジスタ４０が出力する初期値をメモ
リアドレスオフセット値として命令メモリ３１に出力し
、命令メモリ３１はメモリアドレスオフセット値で示さ
れた番地の命令をパイプラインレジスタ３２に出力し、
次番地制御器３３はメモリアドレスオフセット値で示さ
れた番地の命令を受けとる。リセット信号発生器３５の
リセットパルス発生器３８からリセットパルスが入力さ
れなくなる（”１”になる）と、次番地制御器３３はメ
モリアドレスオフセット値で示された番地の命令を実行
し、それ以降は命令に従って順次処理が開始される。

【００２９】以上のように本実施例によれば、外部リセ
ット信号が入力された時に外部から供給される初期設定
値選択信号によって、初期値メモリ３９から読み出され
た計数値と初期値のうち計数値をロードしクロックをカ
ウントするカウンタ３６と、カウンタ３６の値がゼロに
なったことを検出するゼロ検出器３７と、次番地制御器
３３をリセットするためのリセットパルスを発生するリ
セットパルス発生器３８と、リセットパルスによって初
期値を更新する初期値レジスタ４０と、次番地制御器３
３がリセットされた時に、初期値レジスタ４０が出力す
る種々の内部動作を指示する値の一部をメモリアドレス
オフセット値として命令メモリ３１に出力するメモリア
ドレス発生器３４を設けることにより、外部リセット信
号が入力されてから順序制御回路をリセットするまで、
予め設定されている計数値の一つを選択して計数する時
間だけ遅らせることができるとともに、予め設定されて
いる初期値をメモリアドレスオフセット値として処理を
実行させることができる。

【００３０】なお、第３の実施例では初期値メモリ３９
は計数値と初期値を一組以上設定され、かつ初期値はメ
モリアドレスオフセット値が設定されているものとして
説明したが、リセット時に初期化すべき値を設定しても
よいことは言うまでもない。

【００３１】

【発明の効果】以上のように本発明は、命令メモリと、
パイプラインレジスタと、次番地制御器と、メモリアド
レス発生器と、リセット信号発生器とで構成される順序
制御回路であって、前記リセット信号発生器は、カウン
タと、ゼロ検出器と、リセットパルス発生器とを設ける
ことにより、外部リセット信号が入力されてから順序制
御回路をリセットするまでの時間を任意に遅延させるこ
とができる優れた順序制御回路を実現できるものである
。

【００３２】また、リセット信号発生器に計数値メモリ
を設けることにより、リセット信号が入力されてから順
序制御回路をリセットするまで、予め設定されている計
数値の一つを選択して計数する時間だけ遅らせることが
できる。

【００３３】また、リセット信号発生器に初期値メモリ
と初期値レジスタを設けることにより、外部リセット信
号が入力されてから順序制御回路をリセットするまで、
予め設定されている計数値の一つを選択して計数する時
間だけ遅らせることができるとともに、予め設定されて
いる初期値をメモリアドレスオフセット値として処理を
実行させることができる。

【００３４】さらに、複数のマイクロプロセッサシステ
ムの順序制御回路をリセットする場合、異なる計数値、
もしくは異なる計数値選択信号、もしくは異なる初期設
定値選択信号を外部から与えることにより、共通のリセ
ット信号で異なるタイミングでマイクロプロセッサシス
テムの順序制御回路をリセットをすることができる。

【図面の簡単な説明】

【図１】本発明の第１の実施例における順序制御回路の
構成図である。

【図２】本発明の第２の実施例における順序制御回路の
構成図である。

【図３】本発明の第３の実施例における順序制御回路の
構成図である。

【図４】従来の順序制御回路の構成図である。

【符号の説明】

１１，２１，３１　　命令メモリ １２，２２，３２　　パイプラインレジスタ１３，２３
，３３　　次番地制御器 １４，２４，３４　　メモリアドレス発生器１５，２５
，３５　　リセット信号発生器１６，２６，３６　　カ
ウンタ １７，２７，３７　　ゼロ検出器 １８，２８，３８　　リセットパルス発生器１９，３０
，４１ ２９　　計数値メモリ ３９　　初期値メモリ ４０　　初期値レジスタ

Claims (4)

【特許請求の範囲】
1. 【請求項１】　　種々の内部動作を指示する命令語が予
   め記憶されている命令メモリと、前記命令メモリから出
   力される命令を一時記憶するパイプラインレジスタと、
   前記命令語で指示される順序制御を行う次番地制御器と
   、前記命令メモリから命令語を読み出すためのメモリア
   ドレスを発生するメモリアドレス発生器と、前記次番地
   制御器をリセットするリセット信号発生器とで構成され
   る順序制御回路であって、前記リセット信号発生器は、
   外部から供給される外部リセット信号によって外部から
   供給される計数値を読み込むとともにクロックで計数す
   るカウンタと、前記カウンタの出力値がゼロであること
   を検出するゼロ検出器と、ゼロ検出された時に前記次番
   地制御器にリセットパルスを出力するリセットパルス発
   生器とで構成されることを特徴とする順序制御回路。
2. 【請求項２】　　種々の内部動作を指示する命令語が予
   め記憶されている命令メモリと、前記命令メモリから出
   力される命令を一時記憶するパイプラインレジスタと、
   前記命令語で指示される順序制御を行う次番地制御器と
   、前記命令メモリから命令語を読み出すためのメモリア
   ドレスを発生するメモリアドレス発生器と、前記次番地
   制御器をリセットするリセット信号発生器とで構成され
   る順序制御回路であって、前記リセット信号発生器は、
   あらかじめ１つ以上の計数値が設定されている計数値メ
   モリと、外部から供給される計数値選択信号によって前
   記計数値メモリから読み出された計数値を外部から供給
   される外部リセット信号によって読み込むとともにクロ
   ックで計数するカウンタと、前記カウンタの出力の値が
   ゼロであることを検出するゼロ検出器と、ゼロ検出され
   た時に前記次番地制御器にリセットパルスを出力するリ
   セットパルス発生器とで構成されることを特徴とする順
   序制御回路。
3. 【請求項３】　　種々の内部動作を指示する命令語が予
   め記憶されている命令メモリと、前記命令メモリから出
   力される命令を一時記憶するパイプラインレジスタと、
   前記命令語で指示される順序制御を行う次番地制御器と
   、前記命令メモリから命令語を読み出すためのメモリア
   ドレスを発生するメモリアドレス発生器と、前記次番地
   制御器をリセットするリセット信号発生器とで構成され
   る順序制御回路であって、前記リセット信号発生器は、
   あらかじめ１組以上の計数値と内部動作の初期状態を設
   定する初期値が設定されている初期値メモリと、前記初
   期値を一時記憶する初期値レジスタと、外部から供給さ
   れる初期設定値選択信号によって前記初期値メモリから
   読み出された初期値を外部から供給される外部リセット
   信号によって読み込むとともにクロックで計数するカウ
   ンタと、前記カウンタの出力値がゼロであることを検出
   するゼロ検出器と、ゼロ検出された時に前記次番地制御
   器にリセットパルスを出力するとともに初期値レジスタ
   を更新するパルスを出力するリセットパルス発生器とで
   構成されることを特徴とする順序制御回路。
4. 【請求項４】　　命令メモリから命令語を読み出すため
   のメモリアドレスを発生するメモリアドレス発生器は、
   初期値メモリに設定されている初期値をメモリアドレス
   オフセット値としてメモリアドレスを発生する請求項３
   の順序制御回路。