JPS6155135B2 - - Google Patents
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- Publication number
- JPS6155135B2 JPS6155135B2 JP4574779A JP4574779A JPS6155135B2 JP S6155135 B2 JPS6155135 B2 JP S6155135B2 JP 4574779 A JP4574779 A JP 4574779A JP 4574779 A JP4574779 A JP 4574779A JP S6155135 B2 JPS6155135 B2 JP S6155135B2
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- JP
- Japan
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- control data
- signal
- address
- input terminal
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- Prior art date
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- Expired
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- 238000003672 processing method Methods 0.000 claims description 2
- 230000004044 response Effects 0.000 claims 1
- 238000000034 method Methods 0.000 description 7
- 230000005236 sound signal Effects 0.000 description 4
- 238000010586 diagram Methods 0.000 description 2
- 230000007423 decrease Effects 0.000 description 1
Landscapes
- Information Transfer Systems (AREA)
Description
【発明の詳細な説明】
本発明は信号処理装置に関し特に畜積プログラ
ムを用いたデイジタル信号処理を行う際の低速制
御データ信号処理装置に関する。
ムを用いたデイジタル信号処理を行う際の低速制
御データ信号処理装置に関する。
従来、蓄積プログラムを用いたデイジタル信号
処理装置に外部から低速の制御データを入力する
方式としては信号処理装置にデータ入力周期よ
り十分短い周期で、データ入力の有無をサーチし
データが有るときには信号処理を一時中断して入
力データの処理を行わせる方式、データ入力時
にトリガー装置により処理装置の信号処理を一時
中断させ、この中断時に入力処理を行なわせる方
式、入力専用装置を用いてデータ入力時には、
処理装置の信号処理を一時中断させ、この中断時
に制御データを高速で信号処理装置の内部記憶装
置に書き込む方式等があるが、いずれの方式を用
いても制御データ入力時に信号処理が一時中断す
るため、処理速度が一時的に低下するという欠点
がある。
処理装置に外部から低速の制御データを入力する
方式としては信号処理装置にデータ入力周期よ
り十分短い周期で、データ入力の有無をサーチし
データが有るときには信号処理を一時中断して入
力データの処理を行わせる方式、データ入力時
にトリガー装置により処理装置の信号処理を一時
中断させ、この中断時に入力処理を行なわせる方
式、入力専用装置を用いてデータ入力時には、
処理装置の信号処理を一時中断させ、この中断時
に制御データを高速で信号処理装置の内部記憶装
置に書き込む方式等があるが、いずれの方式を用
いても制御データ入力時に信号処理が一時中断す
るため、処理速度が一時的に低下するという欠点
がある。
本発明の目的は上述の欠点を除去した信号処理
装置を提供することにある。
装置を提供することにある。
本発明の信号処理装置は、複数チヤンネルの信
号を受ける第１の入力端子と現在処理すべきチヤ
ンネル番号を示す信号を出力する出力端子と前記
処理すべきチヤンネルの信号の処理方法を指定す
るための制御データを受ける第２の入力端子とを
有し前記制御データに基づいて前記処理すべきチ
ヤンネルの信号に所定の処理を施す処理回路と、
前記各チヤンネルに対応した制御データを記憶し
前記チヤンネル番号を読出しアドレスまたは書込
みアドレスとして受ける読出し書込みアドレス端
子と前記読出し書込みアドレスに基づき読み出さ
れた前記チヤンネル対応の制御データを出力する
制御データ出力端子と外部装置からの制御データ
を受ける制御データ入力端子と書込みタイミング
を与える制御データ書込み指令信号を受ける制御
データ書込み指令信号入力端子とを有するメモリ
と、前記処理回路からの読出しアドレスと前記外
部装置から与えられ前記制御データを前記メモリ
に書き込むためのアドレスを与える書込みアドレ
スとの一致を検出する比較回路と、この比較回路
からの比較結果と前記外部装置から与えられる書
込み指令とに応答して前記制御データ書込み指令
信号を作成する手段とから構成されている。
号を受ける第１の入力端子と現在処理すべきチヤ
ンネル番号を示す信号を出力する出力端子と前記
処理すべきチヤンネルの信号の処理方法を指定す
るための制御データを受ける第２の入力端子とを
有し前記制御データに基づいて前記処理すべきチ
ヤンネルの信号に所定の処理を施す処理回路と、
前記各チヤンネルに対応した制御データを記憶し
前記チヤンネル番号を読出しアドレスまたは書込
みアドレスとして受ける読出し書込みアドレス端
子と前記読出し書込みアドレスに基づき読み出さ
れた前記チヤンネル対応の制御データを出力する
制御データ出力端子と外部装置からの制御データ
を受ける制御データ入力端子と書込みタイミング
を与える制御データ書込み指令信号を受ける制御
データ書込み指令信号入力端子とを有するメモリ
と、前記処理回路からの読出しアドレスと前記外
部装置から与えられ前記制御データを前記メモリ
に書き込むためのアドレスを与える書込みアドレ
スとの一致を検出する比較回路と、この比較回路
からの比較結果と前記外部装置から与えられる書
込み指令とに応答して前記制御データ書込み指令
信号を作成する手段とから構成されている。
次に本発明を図面を参照して詳細に説明する。
第１図に示す本発明の第１の実施例は、外部入
力装置（図示せず）からの符号化回路等の圧押特
性を決定する特性決定信号を表わす制御データ
dwの書込み命令ｗを受ける入力端子１と前記制
御データdwを受ける入力端子２と、制御データ
dwの書込みアドレスawを受ける入力端子３と、
音声信号等の入力信号siの入力端子４と、出力信
号soの出力端子５と、比較回路６と、アンドゲー
ト７と、メモリ８と、処理回路９とを含む。比較
回路６は第１の入力端子AI１と、第２の入力端
子AI２と出力端子AI３とを有している。アンド
ゲート７は第１の入力端子GI１と第２の入力端
子GI１と出力端子GOとを有している。メモリ８
は端子２からの制御データdwを受ける入力端子
DIと後述する処理回路９からの制御データの読
出し書込みアドレスarを受けるアドレス入力端子
AIとこの読出し書込みアドレスに基づき読出さ
れた制御データが出力されるデータ出力端子DO
と制御データの書込みタイミングを与える書込み
指令信号wpを受ける書込み指令信号入力端子
Ｗ／Ｒとを有している。処理回路９はメモリ８か
らの制御データを受ける入力端子CIと制御デー
タの読出しアドレスを出力する読出しアドレス出
力端子AOと複数チヤンネルの信号を受ける信号
入力端子SIPと信号出力端子SOPとを有してい
る。この処理回路９として音声信号を時分割的に
デイジタル符号化する多重処理符号化回路を使用
する場合には端子SOPには端子SIPに入力された
アナログ音声信号のデイジタル符号が出力され、
端子AOには現在処理されている音声信号のチヤ
ンネル番号が出力される。比較回路６は制御デー
タの書込みアドレスawと処理回路９からの読出
しアドレスarとが等しいときのみ一致信号eqを
端子AI３からゲート７に出力する。ゲート７は
書込み命令ｗと一致信号eqとを同時に受けたと
きのみ制御データdwの書込み指令信号wpをメモ
リ８の端子Ｗ／Ｒに出力する。メモリ８は、端子
Ｗ／Ｒに書込み指令信号wpが与えられないとき
には、処理回路９のアドレス出力端子AOから供
給される制御データ読出しアドレスarで指定され
るアドレスに記憶されている制御データを処理回
路９の端子CIに出力する。端子Ｗ／Ｒに書込み
指令信号wpが与えられているときには、メモリ
８は端子２からの制御データdwを読出しアドレ
スarで指定されるアドレスに書き込むとともにこ
のデータdwを出力端子DOに出力する。処理回路
９は制御データdwに基づいて端子SIPに与えられ
た入力信号siを処理して端子５に出力する。
力装置（図示せず）からの符号化回路等の圧押特
性を決定する特性決定信号を表わす制御データ
dwの書込み命令ｗを受ける入力端子１と前記制
御データdwを受ける入力端子２と、制御データ
dwの書込みアドレスawを受ける入力端子３と、
音声信号等の入力信号siの入力端子４と、出力信
号soの出力端子５と、比較回路６と、アンドゲー
ト７と、メモリ８と、処理回路９とを含む。比較
回路６は第１の入力端子AI１と、第２の入力端
子AI２と出力端子AI３とを有している。アンド
ゲート７は第１の入力端子GI１と第２の入力端
子GI１と出力端子GOとを有している。メモリ８
は端子２からの制御データdwを受ける入力端子
DIと後述する処理回路９からの制御データの読
出し書込みアドレスarを受けるアドレス入力端子
AIとこの読出し書込みアドレスに基づき読出さ
れた制御データが出力されるデータ出力端子DO
と制御データの書込みタイミングを与える書込み
指令信号wpを受ける書込み指令信号入力端子
Ｗ／Ｒとを有している。処理回路９はメモリ８か
らの制御データを受ける入力端子CIと制御デー
タの読出しアドレスを出力する読出しアドレス出
力端子AOと複数チヤンネルの信号を受ける信号
入力端子SIPと信号出力端子SOPとを有してい
る。この処理回路９として音声信号を時分割的に
デイジタル符号化する多重処理符号化回路を使用
する場合には端子SOPには端子SIPに入力された
アナログ音声信号のデイジタル符号が出力され、
端子AOには現在処理されている音声信号のチヤ
ンネル番号が出力される。比較回路６は制御デー
タの書込みアドレスawと処理回路９からの読出
しアドレスarとが等しいときのみ一致信号eqを
端子AI３からゲート７に出力する。ゲート７は
書込み命令ｗと一致信号eqとを同時に受けたと
きのみ制御データdwの書込み指令信号wpをメモ
リ８の端子Ｗ／Ｒに出力する。メモリ８は、端子
Ｗ／Ｒに書込み指令信号wpが与えられないとき
には、処理回路９のアドレス出力端子AOから供
給される制御データ読出しアドレスarで指定され
るアドレスに記憶されている制御データを処理回
路９の端子CIに出力する。端子Ｗ／Ｒに書込み
指令信号wpが与えられているときには、メモリ
８は端子２からの制御データdwを読出しアドレ
スarで指定されるアドレスに書き込むとともにこ
のデータdwを出力端子DOに出力する。処理回路
９は制御データdwに基づいて端子SIPに与えられ
た入力信号siを処理して端子５に出力する。
このように、処理回路９は制御データ書込命令
ｗの有無にかかわらず本来の処理速度で動作しか
つ書込命令ｗの有無により制御データdwを入力
することが可能である。但し、１個の書込み命令
ｗの時間巾は一致信号eqの発生周期より長いも
のとする。
ｗの有無にかかわらず本来の処理速度で動作しか
つ書込命令ｗの有無により制御データdwを入力
することが可能である。但し、１個の書込み命令
ｗの時間巾は一致信号eqの発生周期より長いも
のとする。
第２図は本発明の第２の実施例を示し、第１の
実施例に制御データ書込み可能表示信号weを発
生する表示信号発生装置１０が付加されている。
表示信号発生装置１０はセツト入力端子ｓとリセ
ツト出力端子Ｒと出力端子EOとを有している。
この装置１０は比較装置６からの一致信号eqで
セツトされ、端子１からの書込み命令ｗでリセツ
トされる。表示信号weは本発明の信号処理装置
に新たに次の制御データが書込み可能かどうか
（直前に書き込もうとしていたデータの書込みが
終了したかどうか）を表わす。この表示信号we
を外部装置に制御データの書込みタイミングとし
て与えることにより制御データの書込みにより、
制御データアドレスarの発生回数分のデータ動作
が能率よく行なえる。
実施例に制御データ書込み可能表示信号weを発
生する表示信号発生装置１０が付加されている。
表示信号発生装置１０はセツト入力端子ｓとリセ
ツト出力端子Ｒと出力端子EOとを有している。
この装置１０は比較装置６からの一致信号eqで
セツトされ、端子１からの書込み命令ｗでリセツ
トされる。表示信号weは本発明の信号処理装置
に新たに次の制御データが書込み可能かどうか
（直前に書き込もうとしていたデータの書込みが
終了したかどうか）を表わす。この表示信号we
を外部装置に制御データの書込みタイミングとし
て与えることにより制御データの書込みにより、
制御データアドレスarの発生回数分のデータ動作
が能率よく行なえる。
以上のように、本発明では、処理速度を低下さ
せずに制御データを処理回路に入力することが可
能となる。
せずに制御データを処理回路に入力することが可
能となる。
第１図は本発明の第１の実施例を示すブロツク
図および第２図は本発明の第２の実施例を示すブ
ロツク図である。 第１図および第２図において、６……比較装
置、７……アンドゲート、８……メモリ、９……
処理回路である。
図および第２図は本発明の第２の実施例を示すブ
ロツク図である。 第１図および第２図において、６……比較装
置、７……アンドゲート、８……メモリ、９……
処理回路である。
Claims (1)
- １ 複数チヤンネルの信号を受ける第１の入力端
子と現在処理すべきチヤンネル番号を示す信号を
出力する出力端子と前記処理すべきチヤンネルの
信号の処理方法を指定するための制御データを受
ける第２の入力端子とを有し前記制御データに基
づいて前記処理すべきチヤンネルの信号に所定の
処理を施す処理回路と、前記各チヤンネルに対応
した制御データを記憶し前記チヤンネル番号を読
出しアドレスまたは書込みアドレスとして受ける
読出し書込みアドレス端子と前記読出し書込みア
ドレスに基づき読み出された前記チヤンネル対応
の制御データを出力する制御データ出力端子と外
部装置からの制御データを受ける制御データ入力
端子と書込みタイミングを与える制御データ書込
み指令信号を受ける制御データ書込み指令信号入
力端子とを有するメモリと、前記処理回路からの
読出しアドレスと前記外部装置から与えられ前記
制御データを前記メモリに書き込むためのアドレ
スを与える書込みアドレスとの一致を検出する比
較回路と、この比較回路からの比較結果と前記外
部装置から与えられる書込み命令とに応答して前
記制御データ書込み指令信号を作成する手段とか
ら構成され、前記メモリから読み出される読出し
データを前記処理回路に制御データとして与える
ようにしたことを特徴とする信号処理装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4574779A JPS55138132A (en) | 1979-04-13 | 1979-04-13 | Signal processor |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4574779A JPS55138132A (en) | 1979-04-13 | 1979-04-13 | Signal processor |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS55138132A JPS55138132A (en) | 1980-10-28 |
| JPS6155135B2 true JPS6155135B2 (ja) | 1986-11-26 |
Family
ID=12727898
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4574779A Granted JPS55138132A (en) | 1979-04-13 | 1979-04-13 | Signal processor |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS55138132A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61183727U (ja) * | 1985-05-09 | 1986-11-15 |
-
1979
- 1979-04-13 JP JP4574779A patent/JPS55138132A/ja active Granted
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61183727U (ja) * | 1985-05-09 | 1986-11-15 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS55138132A (en) | 1980-10-28 |
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