JPH04304549A - メモリアクセス装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明はメモリアクセス装置に関
し、特に、メモリへのアクセス方法として優先順位モー
ドとローテーションモードを備えてＤＭＡ（Ｄｉｒｅｃ
ｔ　Ｍｅｍｏｒｙ　Ａｃｃｅｓｓ）処理を実行するメモ
リアクセス装置に関する。

【０００２】

【従来の技術】従来のメモリアクセス装置としては、例
えば、コンピュータ等の情報処理機器に用いられてメモ
リへのアクセス処理ステップ数を短縮するＤＭＡ処理を
実行するＤＭＡコントローラ等がある。このＤＭＡ処理
では、メモリバスの使用権をＣＰＵ（Ｃｅｎｔｒａｌ　
Ｐｒｏｃｅｓｓｉｎｇ　Ｕｎｉｔ　）とＤＭＡコントロ
ーラの両方がもち、メモリサイクル単位でのアクセスに
より、高速のデータ転送を行なうようにしている。

【０００３】ＤＭＡコントローラが、ＣＰＵに対してバ
ス使用要求を出力すると、ＣＰＵはＣＰＵ自体のメモリ
アクセスが終了した時点で、メモリバスの使用権をＤＭ
Ａコントローラに渡し、ＤＭＡコントローラによって周
辺機器とメモリとの間のデータ転送を直接に行なわれる
。したがって、ＣＰＵが制御してメモリにデータ転送を
実行するときよりもアクセス処理ステップ数を短縮して
高速にデータ転送を実行できる。

【０００４】ＤＭＡコントローラにおけるデータ転送方
式は、大きく分けて２方式あり、一つは、１語のデータ
転送毎に使用権を要求し、終了すると返すサイクルスチ
ール方式と、他は、一度使用権を得ると連続してデータ
転送を行ない、その間ＣＰＵは待機状態となるバースト
方式である。また、ＤＭＡコントローラにおいては、Ｄ
ＭＡ処理を実行する際のメモリへのアクセス方式にも大
きく分けて２方式あり、メモリのアドレス毎にアクセス
要求されるデータを該アドレス毎に設定された所定の優
先順位で該メモリにアクセスする固定優先順位モードと
、メモリのアドレス毎にアクセス要求されるデータのア
クセス順位を該メモリへのアクセス終了後に変更して該
アドレス毎のアクセス順位を順次変更するローテーショ
ンモードである。

【０００５】従来のＤＭＡコントローラでは、これらの
固定優先順位モードとローテーションモードを合わせ持
ち、両者をプログラマブルに切り換えてメモリへのアク
セスすることが可能になっている。

【０００６】

【発明が解決しようとする課題】しかしながら、このよ
うな従来のＤＭＡコントローラにあっては、全てのアク
セス要求信号に対して固定優先順位モードとローテーシ
ョンモードを択一的に切り換えて使用するようになって
いたため、固定優先順位モードでアクセスしたいデータ
とローテーションモードでアクセスしたいデータが混在
している場合に両モードを併用することができず、ＤＭ
Ａコントローラの有用性を充分に利用できないという問
題があった。

【０００７】例えば、ローテーションモードにおいても
、優先順位によるアクセスを必要とするデータが存在す
る場合、すなわち、ＤＭＡ処理を平均的に行ないたいデ
ータ群とＤＭＡ処理を一定期間の間に優先的に行ないた
いデータ群が混在する場合、全てのアクセス要求データ
を一括して同一のアクセスモードで処理することは、各
データ群の要求する適切なＤＭＡ処理を行なえないこと
になり、ＤＭＡコントローラの利用性を損なうものとな
っていた。

【０００８】そこで、本発明は、データ群毎に最適なア
クセス方式を設定可能にするメモリアクセス装置を提供
することを目的とする。

【０００９】

【課題を解決するための手段】請求項１記載の発明は、
メモリのアドレス毎にアクセス要求されるデータを該ア
ドレス毎に設定された所定の優先順位で該メモリにアク
セスする優先順位モードと、メモリのアドレス毎にアク
セス要求されるデータのアクセス順位を該メモリへのア
クセス終了後に変更して該アドレス毎のアクセス順位を
順次変更するローテーションモードを備えたメモリアク
セス装置であって、前記アドレス毎に入力される複数の
アクセス要求信号を前記メモリへのアクセス状態に基づ
いて設定するサンプリングタイミングでそれぞれ保持し
て伝達するアクセス要求伝達手段と、アクセス要求伝達
手段から伝達される複数のアクセス要求信号をそれぞれ
所定のサンプリングタイミングで保持し、該保持したア
クセス要求信号のアドレス毎に所定の固定優先順位を設
定し、該固定優先順位により該アクセス状態に基づくサ
ンプリングタイミング毎にアクセス要求信号を出力する
優先順位アクセス手段と、アクセス要求伝達手段から伝
達されるアクセス要求信号をそれぞれ所定のサンプリン
グタイミングで保持し、保持したアクセス要求信号のア
ドレス毎に設定される優先順位を該メモリへのアクセス
要求信号の入力状態に基づいて順次変更し、該変更順位
により該アクセス状態に基づくサンプリングタイミング
を変更して各アクセス要求信号を出力する変更順位アク
セス手段と、を設けたことを特徴とし、請求項２記載の
発明は、請求項１記載のメモリアクセス装置において、
前記変更順位アクセス手段における各アクセス要求信号
の順位変更に伴うサンプリングタイミングの変更を所定
のモード切換信号により制御する切換手段を設けたこと
を特徴としている。

【００１０】

【作用】請求項１記載の発明では、アドレス毎に入力さ
れる複数のアクセス要求信号をメモリへのアクセス状態
に基づいて設定するサンプリングタイミングでそれぞれ
保持して伝達するアクセス要求伝達手段と、アクセス要
求伝達手段から伝達される複数のアクセス要求信号をそ
れぞれ所定のサンプリングタイミングで保持し、該保持
したアクセス要求信号のアドレス毎に所定の固定優先順
位を設定し、該固定優先順位により該アクセス状態に基
づくサンプリングタイミング毎にアクセス要求信号を出
力する優先順位アクセス手段と、アクセス要求伝達手段
から伝達されるアクセス要求信号をそれぞれ所定のサン
プリングタイミングで保持し、保持したアクセス要求信
号のアドレス毎に設定される優先順位を該メモリへのア
クセス要求信号の入力状態に基づいて順次変更し、該変
更順位により該アクセス状態に基づくサンプリングタイ
ミングを変更して各アクセス要求信号を出力する変更順
位アクセス手段を設け、また、請求項２記載の発明では
、変更順位アクセス手段における各アクセス要求信号の
順位変更に伴うサンプリングタイミングの変更を所定の
モード切換信号により制御する切換手段を設け、アクセ
ス要求信号の入力状態に応じてメモリへのアクセス状態
に基づいて設定されるアクセス要求を出力するサンプリ
ングタイミングのアクセス優先順位が変更される。

【００１１】したがって、アクセス要求データ群毎に最
適なアクセス優先順位が選択されてメモリへのアクセス
処理が実行され、メモリアクセス装置の利用性が向上す
る。

【００１２】

【実施例】次に、実施例に基づいて具体的に説明する。 図１から図４は請求項１記載の発明のメモリアクセス装
置を適用したＤＭＡコントローラの一実施例を示す図で
ある。図１は、ＤＭＡコントローラを接続したシステム
の要部構成のブロック図であり、ＤＭＡコントローラ１
は、ＣＰＵ２とＣＰＵデータバス４、ＣＰＵアドレスバ
ス５およびアドレスバス６を介して接続されるとともに
、マルチプレクサ（ＭＰＸ）３と各種信号線を介して接
続されている。

【００１３】ＤＭＡコントローラ１は、図外の周辺機器
から入力されるリクエスト信号ＲＱに応じてＣＰＵ２に
バス開放要求信号ＢＥを出力してアドレスバス５の使用
権を要求し、ＣＰＵ２にＷＡＩＴ信号を出力してＣＰＵ
２での処理を休止させることで図外の周辺機器とメモリ
との間で直接データの授受を行なう。また、ＣＰＵ２か
らＤＭＡコントローラ１にはシステムクロック信号Ｓ１
、Ｓ２が入力されている。

【００１４】ＤＭＡコントローラ１は、ＤＭＡ処理に際
してマルチプレクサ３にＤＭＡのストローブ信号ＤＭＡ
ＲＤＢ、ＤＭＡＷＲＢを出力して図外のメモリへのデー
タアクセス信号ＲＤ、ＷＲを出力させるとともに、その
データアクセス信号ＲＤ、ＷＲをモニタしてＤＭＡ処理
動作の確認を行なっている。また、ＤＭＡコントローラ
１には、システムのパワーオン時のリセット信号ＲＥＳ
ＥＴとマスタクロック信号ＢＣＬＫが入力されている。

【００１５】ＤＭＡコントローラ１は、図２に示すよう
に、入力ラッチ回路１１、サンプリング回路１２、固定
優先順位回路１３、ローテーション回路１４、優先順位
回路１５、出力ラッチ回路１６、リセット回路１７およ
びＮＡＮＤ回路１８から構成されている。入力ラッチ回
路１１は、フリップフロップＦＦ１〜ＦＦ６から構成さ
れており、各フリップフロップＦＦ１〜ＦＦ６は、クロ
ック端子ＣＫに入力されるリクエスト信号（アクセス要
求信号）ＲＱ１〜ＲＱ６のエッジトリガによってラッチ
（保持）してラッチ信号ＦＦＡ１〜ＦＦＡ６を出力端子
Ｑから出力し、クリア端子ＣＬにリセット回路１７から
入力されるサンプリングリセット信号ＳＲによってラッ
チを解除する。なお、本実施例では、入力段をエッジト
リガタイプとしたため、フリップフロップＦＦ１〜ＦＦ
６を用いているが、レベル入力タイプとした場合は、フ
リップフロップＦＦ１〜ＦＦ６を必要としない。

【００１６】サンプリング回路（アクセス要求伝達手段
）１２は、アンド回路ＡＮＤ１〜ＡＮＤ６から構成され
ており、各アンド回路ＡＮＤ１〜ＡＮＤ６は、フリップ
フロップＦＦ１〜ＦＦ６でラッチされたラッチ信号ＦＦ
Ａ１〜ＦＦＡ６を同時に複数受け付けることがないよう
に、ＮＡＮＤ回路１８から入力されるリセット信号ＦＦ
１ＣＬＢに基づくサンプリングタイミングでラッチ信号
ＦＦＡ１〜ＦＦＡ６の固定優先順位回路１３およびロー
テーション回路１４への伝達を禁止するとともに、ラッ
チ信号ＦＦＡ１〜ＦＦＡ６を固定優先順位回路１３およ
びローテーション回路１４に伝達する。

【００１７】固定優先順位回路（固定順位アクセス手段
）１３は、ＤフリップフロップＤＦ１〜ＤＦ３から構成
されており、各ＤフリップフロップＤＦ１〜ＤＦ３は、
それぞれ入力端子Ｄにサンプリング回路１２から伝達さ
れるラッチ信号ＦＦＡ１〜ＦＦＡ６をクロック端子ＣＫ
に入力されるサンプリングクロック信号ＣＫ１によるサ
ンプリングタイミングでサンプリングして出力端子Ｑか
らメモリアクセス信号ＦＦＢ１〜ＦＦＢ３として優先順
位回路１５に出力するとともに、クリア端子ＣＬにリセ
ット回路１７から入力されるサンプリングクロック信号
ＣＫ１によってサンプリング状態を解除する。

【００１８】ローテーション回路（変更順位アクセス手
段）１４は、ＤフリップフロップＤＦ４〜ＤＦ６、マル
チプレクサＭＰＸ、インバータゲートＩＧおよびＮＡＮ
ＤゲートＮＧから構成されており、各Ｄフリップフロッ
プＤＦ４〜ＤＦ６は、それぞれ入力端子Ｄにサンプリン
グ回路１２から入力されるリクエスト信号ＲＱ４〜ＲＱ
６をクロック端子ＣＫにマルチプレクサＭＰＸを介して
入力されるサンプリング制御信号ＳＳ１によるサンプリ
ングタイミングでサンプリングして出力端子Ｑから優先
順位回路１５にメモリアクセス信号ＦＦＢ４〜ＦＦＢ６
を出力するとともに、クリア端子ＣＬにリセット回路１
７から入力されるサンプリングリセット信号ＳＲによっ
てサンプリング状態を解除する。

【００１９】また、これらＤフリップフロップＤＦ４〜
ＤＦ６に入力されるサンプリング制御信号ＳＳ１は、マ
ルチプレクサＭＰＸにＮＡＮＤゲートＮＧで各Ｄフリッ
プフロップＤＦ４〜ＤＦ６の出力をモニタして入力され
るサンプリングリクロック信号ＣＫ１が停止されてリク
エスト信号ＲＱ４〜ＲＱ６のサンプリングが停止される
ため、受け付けた全てのリクエスト信号ＲＱ４〜ＲＱ６
に対するＤＭＡ処理が終了するまでリクエスト信号ＲＱ
４〜ＲＱ６の優先順位回路１５への出力が停止されるこ
とになる。

【００２０】優先順位回路１５は、アンドゲート回路等
の組み合わせによって構成されており、固定優先順位回
路１３とローテーション回路１４から入力されるリクエ
スト信号ＲＱ１〜ＲＱ６の優先順位の高いものから順次
アクセスするように図外のメモリへのアドレス毎のアク
セス信号を出力ラッチ回路１６に出力する。出力ラッチ
回路１６は、優先順位回路１５から入力されるアドレス
毎のアクセス信号をラッチし、入力されるサンプリング
クロック信号ＣＫ２によるアクセスタイミングで図外の
メモリにそれぞれ対応するＤＭＡのストローブ信号ＤＭ
ＡＲＤＢ、ＤＭＡＷＲＢを出力する。

【００２１】リセット回路１７は、出力ラッチ回路１６
から出力中のストローブ信号ＤＭＡＲＤＢ、ＤＭＡＷＲ
Ｂ毎にモニタし、各ストローブ信号ＤＭＡＲＤＢ、ＤＭ
ＡＷＲＢの後端部分をモニタしてＤＭＡ処理の終了を示
すサンプリングリセット信号ＳＲを入力ラッチ回路１１
のフリップフロップＦＦ１〜ＦＦ６のクリア端子ＣＬに
出力して固定優先順位回路１３に対応するラッチ状態を
解除させるとともに、ローテーション回路１４に対応す
るラッチ状態を解除させる。

【００２２】ＮＡＮＤ回路１８は、出力ラッチ回路１６
から出力中のストローブ信号ＤＭＡＲＤＢ、ＤＭＡＷＲ
Ｂ毎にモニタし、そのアンドゲイトによるリセット信号
ＦＦ１ＣＬＢをサンプリング回路１２に出力することで
入力ラッチ回路１１から入力されるラッチ信号ＦＦＡ１
〜ＦＦＡ６のサンプリングタイミングを制御している。 なお、本実施例では、サンプリングクロック信号ＣＫ２
はサンプリングクロック信号ＣＫ１よりも遅れたクロッ
クサイクルとなっているため、これらのサンプリングク
ロック信号ＣＫ１、ＣＫ２とＮＡＮＤ回路１８の動作に
より、出力ラッチ回路１６から出力されるストローブ信
号ＤＭＡＲＤＢ、ＤＭＡＷＲＢは、サイクルスチールモ
ードとなる。 また、固定優先順位回路１３内のＤフリップフロップＤ
Ｆ１〜ＤＦ３のリセットタイミングは、サンプリングク
ロック信号ＣＫ２がサンプリングクロック信号ＣＫ１よ
りも遅れたクロックサイクルとなっているため、システ
ムのパワーオン時に、リセット回路１７に入力されるリ
セット信号ＲＥＳＥＴによってリセットされる。

【００２３】次に作用を説明する。ＤＭＡ処理に際して
図２の各部で処理される各種信号の動作について図３、
４に示す信号のタイミングチャートを参照して説明する
。まず、固定優先順位回路１３に対するリクエスト信号
ＲＱ１〜ＲＱ３が入力された場合の動作について図３を
参照して説明する。

【００２４】図３において、システムの基本となるクリ
スタルによるマスタクロック信号ＢＣＬＫ（同図（ａ）
）がＤＭＡコントローラ１に入力されるとともに、シス
テムクロック信号Ｓ１、Ｓ２（同図（ｂ）、（ｃ））が
入力されており、システムクロック信号Ｓ１、Ｓ２によ
り生成されるサンプリングクロック信号ＣＫ１、ＣＫ２
により固定優先順位回路１３、ローテーション回路１４
のサンプリングタイミングが制御されるとともに、出力
ラッチ回路１６のアクセスタイミングが制御される。

【００２５】内部クロック信号Ｓ３、Ｓ４（同図（ｄ）
、（ｅ））は、ＤＭＡコントローラ１内でシステムクロ
ック信号Ｓ１、Ｓ２をマスタクロック信号ＢＣＬＫでサ
ンプリングすることで生成され、内部クロック信号Ｓ３
、Ｓ４によりリセット回路１７でリセット信号が生成さ
れて入力ラッチ回路１１、固定優先順位回路１３および
ローテーション回路１４のリクエスト信号ＲＱ１〜ＲＱ
６のサンプリング状態が解除される。

【００２６】図３において、ＣＰＵサイクル中、すなわ
ち、ＣＰＵ２のバス使用期間（同図（ｏ））にＤＭＡ処
理のリクエスト信号ＲＱ１がＤＭＡコントローラ１に入
力されると（同図（ｆ））、このリクエスト信号ＲＱ１
の立上り部分のエッジが入力ラッチ回路１１のフリップ
フロップＦＦ１でＤＭＡサイクルになるまで、すなわち
、バス開放要求信号ＢＥとＷＥＩＴ信号がＣＰＵ２に出
力されて（同図（ｐ）、（ｑ））バスの使用権がＤＭＡ
コントローラ１に渡されるまで、ラッチ信号ＦＦＡ１と
してラッチされ（同図（ｇ））、サンプリング回路１２
のアンド回路ＡＮＤ１に入力されてサンプリングされる
。

【００２７】次いで、サンプリングされたラッチ信号Ｆ
ＦＡ１は、アンド回路ＡＮＤ１から固定優先順位回路１
３のＤフリップフロップＤＦ１に入力され、Ｄフリップ
フロップＤＦ１では、サンプリングタイミング信号ＣＫ
１（同図（ｋ））に基づくサンプリングタイミングでラ
ッチ信号ＦＦＡ１に応じたメモリアクセス信号ＦＦＢ１
が出力されて優先順位回路１５に入力される（同図（ｉ
））。優先順位回路１５では、入力がメモリアクセス信
号ＦＦＢ１だけなので、その優先順位に関係なく直ちに
アンドゲートにより選択されてＤＭＡイネーブル信号Ｆ
Ｆが出力されるとともに（同図（ｋ））、リセット回路
１７では、ＤＭＡアクセスフラグ信号ＤＭＡＦがラッチ
されて（同図（ｌ））図外のメモリへのＤＭＡのストロ
ーブ信号ＤＭＡＲＤＢ、ＤＭＡＷＲＢ（同図（ｍ）、（
ｎ））がマルチプレクサ３に出力されるとともに、この
ストローブ信号ＤＭＡＲＤＢ、ＤＭＡＷＲＢのゲートに
よりＮＡＮＤ回路１８から出力されるリセット信号ＦＦ
１ＣＬＢがサンプリング回路１２に入力されて（同図（
ｈ））、アンド回路ＡＮＤ１のラッチ状態が解除されて
、今回のＤＭＡ処理が終了する。

【００２８】次に、ローテーション回路１４に対するリ
クエスト信号ＲＱ４〜ＲＱ６が入力された場合の動作に
ついて図４を参照して説明する。なお、ローテーション
回路１４においても、上記図３に示した各種信号（ａ）
〜（ｅ）、（ｊ）によって制御されるが、図４への図示
は省略する。図４において、図３のＤＭＡ処理期間中に
ＤＭＡ処理のリクエスト信号ＲＱ５、ＲＱ６がＤＭＡコ
ントローラ１に同時に入力されると（同図（ｅ）、（ｆ
））、このリクエスト信号ＲＱ５、ＲＱ６の立上り部分
のエッジが入力ラッチ回路１１のフリップフロップＦＦ
５、ＦＦ６でラッチされ、次のＤＭＡサイクルになるま
で、すなわち、バス開放要求信号ＢＥとＷＥＩＴ信号が
ＣＰＵ２に出力されて（同図（ｐ）、（ｑ））バスの使
用権がＤＭＡコントローラ１に渡されるまで、ラッチ信
号ＦＦＡ５、ＦＦＡ６としてラッチ状態が維持され（同
図（ｈ））、サンプリング回路１２のアンド回路ＡＮＤ
５、ＡＮＤ６に入力されてサンプリングされる。

【００２９】このリクエスト信号ＲＱ５、ＲＱ６が入力
されたときは、上記図３に示したリクエスト信号ＲＱ１
に対するＤＭＡ処理中であるため、アンド回路ＡＮＤ５
、ＡＮＤ６では、既にＮＡＮＤ回路１８からのリセット
信号ＦＦ１ＣＬＢが入力されてサンプリング禁止信号Ｓ
Ｄ５、ＳＤ６が次のＣＰＵサイクル期間中出力され（同
図（ｌ））、ラッチ信号ＦＦＡ５、ＦＦＡ６のローテー
ション回路１４への出力が禁止される。

【００３０】次いで、次のＤＭＡサイクルになって再び
ＤＭＡコントローラ１にバス使用権が渡されると、サン
プリング禁止信号ＳＤ５、ＳＤ６が解除されてアンド回
路ＡＮＤ５、ＡＮＤ６に入力されたラッチ信号ＦＦＡ５
、ＦＦＡ６は、ローテーション回路１４のＤフリップフ
ロップＤＦ５、ＤＦ６に出力される。Ｄフリップフロッ
プＤＦ５、ＤＦ６に入力されたラッチ信号ＦＦＡ５、Ｆ
ＦＡ６は、図２に示すローテーション回路１４内のＤフ
リップフロップＤＦ４〜ＤＦ６の各出力とサンプリング
クロック信号ＣＫ１のインバータゲートＩＧ出力による
ＮＡＮＤゲートＮＧ出力によって出力と停止が制御され
るサンプリング制御信号ＳＳ１のサンプリングタイミン
グによりサンプリングされる。したがって、前回のＤＭ
Ａサイクルでは、ローテーション回路１４からのメモリ
アクセス信号の出力がなかったため、サンプリングクロ
ック信号ＣＫ１の出力は継続されてラッチ信号ＦＦＡ５
、ＦＦＡ６のサンプリングが実行され、メモリアクセス
信号ＦＦＢ５、ＦＦＢ６として優先順位回路１５に出力
される（同図（ｉ））。メモリアクセス信号ＦＦＢ５、
ＦＦＢ６が出力された時点で、ＮＡＮＤゲートＮＧ及び
マルチプレクサＭＰＸによりＤフリップフロップＤＦ４
〜ＤＦ６へのサンプリングクロック信号ＣＫ１の出力は
停止される（同図（ｎ））。

【００３１】優先順位回路１５では、入力がメモリアク
セス信号ＦＦＢ５、ＦＦＢ６の２つなので優先順位の高
い方から選択されて順次ＤＭＡ処理されるが、ここでは
、メモリアクセス信号ＦＦＢ５の優先順位が高いものと
する。このため、メモリアクセス信号ＦＦＢ５、ＦＦＢ
６が出力されたＤＭＡサイクルでは、メモリアクセス信
号ＦＦＢ５に応じたアクセス処理だけが実行され、ラッ
チ信号ＦＦＡ６は継続して次のＤＭＡサイクルまでラッ
チされ（同図（ｈ））、その間のＣＰＵサイクル区間は
、再び、アンド回路ＡＮＤ６からラッチ信号ＦＦＡ６の
出力を禁止するサンプリング禁止信号ＳＤ６が出力され
る（同図（ｌ））。したがって、メモリアクセス信号Ｆ
ＦＢ６は、さらに次のＤＭＡサイクルで実行される（同
図（ｉ）：ＰＯＩＮＴＡ）。

【００３２】また、図４において、メモリアクセス信号
ＦＦＡ５に対するＤＭＡ処理中にリクエスト信号ＲＱ４
が入力された場合（同図（ｇ））、このリクエスト信号
ＲＱ４の立上り部分のエッジが入力ラッチ回路１１のフ
リップフロップＦＦ４にラッチ信号ＦＦＡ４としてラッ
チされ（同図（ｊ））、サンプリング回路１２のアンド
回路ＡＮＤ４に入力されてサンプリングされる。このリ
クエスト信号ＲＱ４がラッチされたときは、リクエスト
信号ＲＱ１に対するＤＭＡ処理中であるため、アンド回
路ＡＮＤ４では、既にＮＡＮＤ回路１８からのリセット
信号ＦＦ１ＣＬＢが入力されて（図示略）サンプリング
禁止信号ＳＤ４が次のＣＰＵサイクル期間中出力され（
同図（ｍ））、ラッチ信号ＦＦＡ４のローテーション回
路１４への出力が禁止される。

【００３３】次いで、サンプリング禁止信号ＳＤ４の解
除によりラッチ信号ＦＦＡ４は、ローテーション回路１
４のＤフリップフロップＤＦ４に入力されるが、上記メ
モリアクセス信号ＦＦＢ５、ＦＦＢ６の出力によりサン
プリング制御信号ＳＳ１の停止状態が継続されているた
め（同図（ｎ））、ＤフリップフロップＤＦ４では、直
ちにラッチされず、次のＣＰＵサイクルでのサンプリン
グ禁止信号ＳＤ４の出力区間（同図（ｍ））の後、すな
わち、メモリアクセス信号ＦＦＢ５、ＦＦＢ６に対する
ＤＭＡ処理が終了してサンプリング制御信号ＳＳ１の出
力が再開されたＤＭＡサイクルでラッチされ、メモリア
クセス信号ＦＦＢ４として優先順位回路１５に出力され
る（同図（ｋ）：ＰＯＩＮＴＢ）。

【００３４】優先順位回路１５では、入力がメモリアク
セス信号ＦＦＢ４だけなので、その優先順位に関係なく
直ちにアンドゲートにより選択されてＤＭＡ処理が実行
される。以上のように、ローテーション回路１４を設け
たことにより、同時に複数のリクエスト信号ＲＱ４〜Ｒ
Ｑ６が入力された場合は、そのリクエスト信号ＲＱ４〜
ＲＱ６の優先順位に基づくＤＭＡ処理が個々に実行され
、ＤＭＡ処理中に新たなリクエスト信号ＲＱ４〜ＲＱ６
が入力された場合には、そのリクエスト信号ＲＱ４〜Ｒ
Ｑ６の優先順位が高くても、先に受け付けたリクエスト
信号ＲＱ４〜ＲＱ６のＤＭＡ処理が終了するまで待機さ
せられた後、ＤＭＡ処理が実行される。

【００３５】したがって、ＤＭＡコントローラ１では、
メモリへのアクセス方式としての固定優先順位モードと
ローテーションモードを合わせ持つことになり、応答ス
ピードが要求されるデータのＤＭＡ処理を固定優先順位
回路１３に割り当てることで、応答速度を補足すること
ができるとともに、平均的な処理が要求されるデータを
ローテーション回路１４に割り当てることで、優先順位
コントローラのような複雑な構成をとらずに平均的なＤ
ＭＡ処理が比較的簡単な回路構成で実現できる。また、
ローテーション回路１４を設けたことで、ローテーショ
ン的なＤＭＡ処理の中にあっても優先順位に応じた処理
を実行することができ、優先順位によるアクセスを必要
とするデータが存在する場合、すなわち、ＤＭＡ処理を
平均的に行ないたいデータ群とＤＭＡ処理を一定期間の
間に優先的に行ないたいデータ群が混在する場合の要求
に対処することができる。

【００３６】図５は、請求項２記載の発明の切換手段を
適用した上記図２のローテーション回路１４の要部構成
を示す図であり、上記図２に示した構成部分と同一部分
には、同一符号を付して説明を省略する。図５において
、ＤフリップフロップＤＦ６のＱ出力とモードセレクト
信号ＭＯＤＥＣＳのアンドゲートＡＧを設け、マルチプ
レクサＭＰＸをＤフリップフロップＤＦ６専用に設けて
いる。

【００３７】このマルチプレクサＭＰＸには、上記サン
プリングクロック信号ＣＫ１と同様のサンプリングクロ
ック信号ＣＫＡとアンドゲートＡＧおよびナンドゲート
ＮＧによってアクセス禁止区間が設定されるサンプリン
グクロック信号ＣＫＢが入力されており、図外のＣＰＵ
から入力されるモードセレクト信号ＭＯＤＥＣＳによっ
てサンプリングクロック信号ＣＫＡとサンプリングクロ
ック信号ＣＫＢが切り換えられてＤフリップフロップＤ
Ｆ６のクロック端子ＣＫに入力される。

【００３８】したがって、モードセレクト信号ＭＯＤＥ
ＣＳによってＤフリップフロップＤＦ６の動作モードを
固定優先順位モードに固定したり、ローテーションモー
ドに固定することができる。このようなアンドゲートＡ
ＧおよびマルチプレクサＭＰＸをローテーション回路１
４内のその他のＤフリップフロップＤＦ４、ＤＦ５にも
設けるようにすれば、同様に動作モードを任意に切り換
えて使用することができる。

【００３９】その結果、ＤＭＡコントローラ１に入力さ
れる優先的にＤＭＡ処理を行ないたいデータ群と平均的
にＤＭＡ処理を行ないたいデータ群の割合に応じてロー
テーション回路１４内のＤフリップフロップＤＦ４〜Ｄ
Ｆ６個々に動作モード設定を変更して対処することが可
能になり、ＤＭＡコントローラ１の利用性を大幅に向上
させることができる。

【００４０】なお、上記実施例では、固定優先順位回路
１３とローテーション回路１４の各入力データ数を３つ
づつとしたが、必要な入力データ数に応じてＤフリップ
フロップＤＦ等の回路数を増やすことによって対処可能
であることは勿論である。

【００４１】

【発明の効果】請求項１記載の発明によれば、アドレス
毎に入力される複数のアクセス要求信号をメモリへのア
クセス状態に基づいて設定するサンプリングタイミング
でそれぞれ保持して伝達される複数のアクセス要求信号
をそれぞれ所定のサンプリングタイミングで保持し、該
保持したアクセス要求信号のアドレス毎に所定の固定優
先順位を設定し、該固定優先順位により該アクセス状態
に基づくサンプリングタイミング毎にアクセス要求信号
を出力するとともに、伝達される複数のアクセス要求信
号をそれぞれ所定のサンプリングタイミングで保持し、
保持したアクセス要求信号のアドレス毎に設定される優
先順位を該メモリへのアクセス要求信号の入力状態に基
づいて順次変更し、該変更順位により該アクセス状態に
基づくサンプリングタイミングを変更して各アクセス要
求信号を出力し、また、請求項２記載の発明によれば、
ローテーションモードにおける各アクセス要求信号の順
位変更によるサンプリングタイミングの変更を所定のモ
ード切換信号により制御することにより、アクセス要求
信号の入力状態に応じてメモリへのアクセス状態に基づ
いて設定されるアクセス要求を出力するサンプリングタ
イミングのアクセス優先順位を変更しているので、アク
セス要求データ群毎に最適なアクセス優先順位を選択し
てメモリへのアクセス処理を実行することができ、メモ
リアクセス装置の利用性を向上させることができる。

【図面の簡単な説明】

【図１】請求項１記載の発明によるメモリアクセス装置
を適用したＤＭＡコントローラを接続したシステムのブ
ロック図。

【図２】本発明によるＤＭＡコントローラの構成図。

【図３】本発明によるＤＭＡコントローラの固定優先順
位モードで処理される各部の信号のタイミングチャート
。

【図４】本発明によるＤＭＡコントローラのローテーシ
ョンモードで処理される各部の信号のタイミングチャー
ト。

【図５】請求項２記載の発明によるメモリアクセス装置
を適用したＤＭＡコントローラの要部構成図。

【符号の説明】

１　　　　ＤＭＡコントローラ ２　　　　ＣＰＵ ３　　　　マルチプレクサ １１　　　　入力ラッチ回路 １２　　　　サンプリング回路 １３　　　　固定優先順位回路 １４　　　　ローテーション回路 １５　　　　優先順位回路 １６　　　　出力ラッチ回路 １７　　　　リセット回路 １８　　　　ＮＡＮＤ回路 ＦＦ１〜ＦＦ６　　　　フリップフロップＡＮＤ１〜Ａ
ＮＤ６　　　　アンド回路ＤＦ１〜ＤＦ６　　　　Ｄフ
リップフロップＭＰＸ　　　　マルチプレクサ ＩＧ　　　　インバータゲート ＡＧ　　　　アンドゲート

Claims (2)

【特許請求の範囲】
1. 【請求項１】メモリのアドレス毎にアクセス要求される
   データを該アドレス毎に設定された所定の優先順位で該
   メモリにアクセスする優先順位モードと、メモリのアド
   レス毎にアクセス要求されるデータのアクセス順位を該
   メモリへのアクセス終了後に変更して該アドレス毎のア
   クセス順位を順次変更するローテーションモードを備え
   たメモリアクセス装置であって、前記アドレス毎に入力
   される複数のアクセス要求信号を前記メモリへのアクセ
   ス状態に基づいて設定するサンプリングタイミングでそ
   れぞれ保持して伝達するアクセス要求伝達手段と、アク
   セス要求伝達手段から伝達される複数のアクセス要求信
   号をそれぞれ所定のサンプリングタイミングで保持し、
   該保持したアクセス要求信号のアドレス毎に所定の固定
   優先順位を設定し、該固定優先順位により該アクセス状
   態に基づくサンプリングタイミング毎にアクセス要求信
   号を出力する優先順位アクセス手段と、アクセス要求伝
   達手段から伝達されるアクセス要求信号をそれぞれ所定
   のサンプリングタイミングで保持し、保持したアクセス
   要求信号のアドレス毎に設定される優先順位を該メモリ
   へのアクセス要求信号の入力状態に基づいて順次変更し
   、該変更順位により該アクセス状態に基づくサンプリン
   グタイミングを変更して各アクセス要求信号を出力する
   変更順位アクセス手段と、を設けたことを特徴とするメ
   モリアクセス装置。
2. 【請求項２】請求項１記載のメモリアクセス装置におい
   て、前記変更順位アクセス手段における各アクセス要求
   信号の順位変更に伴うサンプリングタイミングの変更を
   所定のモード切換信号により制御する切換手段を設けた
   ことを特徴とするメモリアクセス装置。