JPH03132859A

JPH03132859A - マイクロコンピュータシステム

Info

Publication number: JPH03132859A
Application number: JP27232889A
Authority: JP
Inventors: Hideo Ueno; 秀雄上野; Izumi Namita; 泉波多
Original assignee: Hitachi Seiko Ltd
Current assignee: Via Mechanics Ltd
Priority date: 1989-10-19
Filing date: 1989-10-19
Publication date: 1991-06-06

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】

（産業上の利用分野１本発明は、マイクロコンピュータシステムに係り、特に
、ＣＰＵヘデータを出力開始後、直ちに他のＣＰＵのリ
ードサイクルに移行することができ、外部メモリの占有
時間を短縮することができ、スループットを向上するこ
とのできるマイクロコンピュータシステムに関する。

【従来の技術１従来のマイクロコンピュータシステムは、第６図に示す
如く２つのＣＰＵＩ、２を有している。このＣＰＵ１．２には、バス・アービタ３を介してバッ
ファ・コントローラ５が接続されている。また、ＣＰＵＩ、２には、レディ信号コントローラ４、
バッファコントローラ５を介してマルチ・ボート・バッ
ファ８が接続されている。また、このマルチ・ボート・
バッファ８には、外部メモリ（具体的には、ＲＡＭ）９
が接続されている。このマルチ・ボート・バッファ８は
、外部メモリ９とＣＰＵＩ、２を繋ぐ複数バスの内の１
つのバスとを接続するバッファで構成されている。このように構成される従来のマイクロコンピュータシス
テムにおいては、第７図（Ａ）に示す如く、ＣＰＵＩか
ら出力されるリード・コマンド信号が図示イの時点でア
クティブになると、バス・アービタ３は、ＣＰＵＩのバ
スをセレクトする。バス・アービタ３から出力される第７図（Ｃ）に示す如
きサイクル・スタート信号が図示口の時点でアクティブ
となる。このバス・アービタ３から出力されるサイクル
・スタート信号の立上りによってＣＰＵＩのリード・サ
イクルが開始される。また、マルチ・ポート・バッファ８は、ＣＰＵ１から出
力される第７図（０）に示す如きアドレス信号は、バッ
ファ・コントローラ５から出力される第７図（Ｅ）に示
す如きバス・セレクト信号によってセレクトする。この
第７図（○）に示す如きアドレス信号は、マルチ・ポー
ト・バッファ８を通って外部メモリ９に第７図（Ｑ）に
示す如きアドレス信号となって出力される。そして、外
部メモリ９は、アクセス時間の後、第７図（Ｒ）に示す
如き有効なリードデータ信号を第７図図示への時点でマ
ルチ・ポート・バッファ８に出力する。この外部メモリ
９から出力される第７図（Ｒ）に示す如き有効なリード
データ信号は、マルチ・ポート・バッファ８を通って第
７図（Ｓ）に示す如きリード・データ信号となってＣＰ
ＵＩに出力される。このように外部メモリ９からＣＰＵ
Ｉに有効データ（第７図（Ｓ）に示す如きリード・デー
タ信号）が出力されると、バッファコントローラ５は、
レディ信号コントローラ４に出力される第７図（Ｌ）に
示す如きアクノリッジ信号を図示トの時点でアクティブ
にする。このアクノリッジ信号の立上りによって、レデ
ィ信号コントローラ４は、ＣＰＵＩへ出力しているレデ
ィ信号を第７図（Ｍ）に示す如く図示チの時点でアクテ
ィブにする。ＣＰＵＩに入力されるレディ信号の立上り（第７図図示
チの時点）に対応してＣＰＵＩのリードサイクル終了時
点（第７図図示ネの時点）で第７図（Ａ）に示す如きリ
ードコマンドをインアクティブにする。一方、ＣＰＵ２は、ＣＰＵＩのリードサイクル中（ＣＰ
　Ｕ　１から出力しているリードコマンドがＨＩＧＨに
なっている間）にリードコマンドを第７図（Ｂ）に示す
如く図示ホの時点でアクティブにしている。すなわち、
ＣＰＵＩが外部メモリ９とアクセスしている最中にＣＰ
Ｕ２が外部メモリ９とアクセスしようとしている訳であ
る。このようにＣＰＵ２のリードコマンドを第７図（Ｂ）に
示す如く図示ホの時点でアクティブにしても外部メモリ
９が、現在ＣＰＵＩとアクセス中であるため、ＣＰＵ２
は、すぐには外部メモリ９と繋がらない。すなわち、バ
ス・アービタ３は、ＣＰＵＩのリードサイクルが終了（
第７図図示ネの時点）し、始めてＣＰＵ２のバスをセレ
クトする。このバス・アービタ３によってＣＰＵ２のバ
スがセレクトされると第７図（Ｃ）に示す如きＣＰＵＩ
のサイクル・スタート信号は、図示すの時点でインアク
ティブとなり、第７Ｎ　（Ｄ）に示す如きサイクル・ス
タート信号が図示すの時点でアクティブとなる。このバ
ス・アービタ３がら出力されるサイクル・スタート信号
の立上りによってＣＰＵ２のリード・サイクルが開始さ
れる。そして、このＣＰＵ２は、ＣＰＵＩと同様にリー
ドサイクルを行う。なお、第６図、第７図中、（Ｆ）はＣＰＵ２のバス・セ
レクト信号、（Ｇ）はリード信号、（Ｎ）はＣＰＵ２の
レディ信号、（Ｐ）はＣＰＵ２のアドレス信号、（Ｔ）
はＣＰＵ２のリードデータである。【発明が解決しようとする課題１このように構成される従来のマイクロコンピュータシス
テムにあっては、ＣＰＵＩのリードサイクル中（ＣＰ　
Ｕ　１から出力しているリードコマンドがＨＩＧＨにな
っている間）は、ＣＰＵ２から外部メモリ９とアクセス
するための信号を出力しても、すぐには繋がらない。す
なわち、ＣＰＵ２は、外部メモリ９とアクセスするため
に、ＣＰＵ１のリードサイクルが終了するまでの時間が
有効に使用されていないという問題点を有している。ところで、マイクロコンピュータの処理速度においては
、メモリアクセス時間の与える影響は大きく、特に複数
のアクセス要求デバイスに共有されるマルチ・ポート・
メモ、りに対する各ＣＰ　Ｕの占有時間はシステム全体
のスループットに大きく影響している。本発明は、ＣＰＵヘデータを出力開始後、直ちに他のＣ
ＰＵのリードサイクルに移行することができ、外部メモ
リの占有時間を短縮することができ、外部メモリ使用効
率を上げ、所定時間内にシステムのなし得る作業量、い
わゆるスルーブツトを向上することのできるマイクロコ
ンピュータシステムを提供することを目的としている。【課題を解決するための手段］上記目的を達成するために１本発明のマイクロコンピュ
ータシステムにおいては、複数のＣＰＵを備え、該複数
のＣＰＵのそれぞれが１個の外部メモリと又は複数個の
外部メモリのそれぞれと任意にアクセス可能に構成され
るマイクロコンピュータシステムにおいて、外部メモリ
のアクセス内容を一時保持し、外部メモリとのバス接続
を解除するバス分離・保持回路を上記複数のＣＰＵのそ
れぞれに対応して設け、該バス分離・保持回路に外部メ
モリのアクセス内容を保持した後は、他のＣＰＵが外部
メモリとアクセスできるように構成したものである。【作用】複数のＣＰＵを備え、該複数のＣＰＵのそれぞれが１個
の外部メモリと又は複数個の外部メモリのそれぞれと任
意にアクセス可能に構成されるマイクロコンピュータシ
ステムにおいて、外部メモリのアクセス内容を一時保持
し、外部メモリとのバス接続を解除するバス分離・保持
回路を上記複数のＣＰＵのそれぞれに対応して設け、該
バス分離・保持回路に外部メモリのアクセス内容を保持
した後は、他のＣＰＵが外部メモリとアクセスできるよ
うに構成しであるため、ＣＰＵヘデータを出力開始後、
直ちに他のＣＰＵのリードサイクルに移行することがで
き、外部メモリの占有時間を短縮することができ、外部
メモリ使用効率を上げ、ある時間内にシステムのなし得
る作業量、いわゆるスループットを向上することができ
る。

【実施例】

以下１本発明の実施例について説明する。第１図には、本発明に係るマイクロコンピュータシステ
ムの一実施例が示されている。図において、ＣＰＵＩ、２には、バス・アービタ３を介
してバッファ・コントローラ５が接続されている。この
バッファ・コントローラ５には、パスラインを介してバ
ス分離・保持回路６．７が接続されている。このバス分
離・保持回路６．７は、入力バスラインによってマルチ
・ポート・バッファ８と接続されている。また、ＣＰＵ
Ｉ、２には、レディ信号コントローラ４を介してマルチ
・ポート・バッファ８が接続されている。そして、この
マルチ・ポート・バッファ８には、外部メモリ９が接続
されている。このマルチ・ポート・バッファ８は、外部
メモリ９と複数バスの内の１つのバスとを繋ぐバッファ
で構成されている。このように構成される本実施例のマイクロコンピュータ
システムにおいては、第２図（Ａ）に示す如く、ＣＰＵ
Ｉから出力されるリード・コマンド信号が図示イの時点
でアクティブになると、バス・アービタ３は、ＣＰＵＩ
のバスをセレクトする。このバス・アービタ３によって
ＣＰＵＩのバスがセレクトされて、バス・アービタ３か
ら出力される第２図（Ｃ）に示す如きサイクル・スター
ト信号が図示口の時点でアクティブとなる。このバス・
アービタ３から出力されるサイクル・スタート信号の立
上りによってバッファコントローラ５は、ＣＰＵＩのリ
ード・サイクルを開始する。また、ＣＰＵＩからマルチ・ポート・バッファ８に出力
される第２図（０）に示す如きアドレス信号は、バッフ
ァ・コントローラ５から出力される第２図（Ｅ）に示す
如きバス・セレクト信号によってセレクトされる。この
第２図（０）に示す如きアドレス信号は、マルチ・ポー
ト・バッファ８を通って外部メモリ９に第２図（Ｑ）に
示す如きアドレス信号となって出力される。そして、外
部メモリ９は、アクセス時間の後、第２図（Ｒ）に示す
如き有効なリードデータ信号を図示への時点でマルチ・
ポート・バッファ８に出力する。この外部メモリ９から
出力される第２図（Ｒ）に示す如き有効なリードデータ
信号は、マルチ・ポート・バッファ８を通って第２図（
Ｊ）に示す如きラッチ信号によって図示トの時点（ラッ
チ信号の立ち下がり）でバス分離・保持回路６にラッチ
される。このバス分離・保持回路６にラッチされた第２
図（Ｒ）に示す如きリードデータ信号は、バス分離・保
持回路６から第２図（Ｓ）に示す如きリード・データ信
号となってＣＰＵＩに読み出される。このように外部メモリ９からバス分離・保持回路６に第
２図（Ｒ）に示す如きリードデータ信号がマルチ・ポー
ト・バッファ８を介して出力され、バス分離・保持回路
６にラッチされると、バッファコントローラ５は、レデ
ィ信号コントローラ４に出力される第２図（Ｌ）に示す
如きアクノリッジ信号を図示トの時点でアクティブにす
る。このアクノリッジ信号の立上りによって、レディ信
号コントローラ４は、ＣＰＵＩへ出力しているレディ信
号を第２図（Ｍ）に示す如く図示チの時点でアクティブ
にする。ＣＰＵＩに入力されるレディ信号がアクティブになると
、このレディ信号のアクティブの間にＣＰＵＩの第２図
（Ａ）に示す如きリードコマンドをインアクティブにす
る（第２図図示ネの時点）。一方、ＣＰＵ２は、ＣＰＵＩのリードサイクル中（ＣＰ
ＵＩから出力しているリードコマンドがＨＩＧＨになっ
ている間）にＣＰＵ２のリードコマンドを第２図（Ｂ）
に示す如く図示ホの時点でアクティブにしている。このとき、第２図（Ｓ）に示す如きリード・データ信号
は、バス分離・保持回路６にラッチされているため、マ
ルチ・ポート・バッファ８は、バス分離・保持回路６と
の接続を分離している。そこで、バス・アービタ３は、
ＣＰＵ２のバスをセレクトし、すでにアクティブとなっ
ている第２図（Ｂ）に示す如きＣＰＵ２のリードコマン
ドに対して第２図（Ｄ）に示す如くサイクル・スタート
信号を図示りの時点でアクティブにする。このバス・ア
ービタ３から出力されるサイクル・スタート信号の立上
りによってバッファコントローラ５は、ＣＰＵ２のリー
ド・サイクルを開始する。また、Ｃ：ＰＵ２からマルチ・ポート・バッファ８に出
力される第２図ＣＰ）に示す如きアドレス信号は、バッ
ファ・コントローラ５から出力される第２図（Ｆ）に示
す如きバス・セレクト信号によってセレクトされる。こ
の第２図（Ｐ）に示す如きアドレス信号は、マルチ・ポ
ート・バッファ８を通って外部メモリ９に第２図（Ｑ）
に示す如きアドレス信号となって出力される。そして、
外部メモリ９は、アクセス時間の後、第２図（Ｒ）に示
す如き有効なリードデータ信号を図示ワの時点でマルチ
・ポート・バッファ８に出力する。この外部メモリ９か
ら出力される第２図（Ｒ）に示す如き有効なり−ドデー
タ信号は、マルチ・ポート・バッファ８を通って第２図
（Ｋ）に示す如きラッチ信号によって図示力の時点（ラ
ッチ信号の立ち下がり）でバス分離・保持回路７にラッ
チされる。このバス分離・保持回路７にラッチされた第
２図（Ｒ）に示す如きリードデータ信号は、バス分離・
保持回路７から第２図（Ｔ）に示す如きリード・データ
信号となってＣＰＵ２に読み出される。このように外部メモリ９からバス分離・保持回路７に第
２図（Ｒ）に示す如きリードデータ信号がマルチ・ポー
ト・バッファ８を介して出力され。バス分離・保持回路７にラッチされると、バッファコン
トローラ５は、レディ信号コントローラ４に出力される
第２図（Ｌ）に示す如きアクノリッジ信号を図示力の時
点でアクティブにする。このアクノリッジ信号の立上り
によって、レディ信号コントローラ４は、ＣＰＵ２へ出
力しているレディ信号を第２図（Ｎ）に示す如く図示ヨ
の時点でアクティブにする。ＣＰＵ２に入力されるレディ信号がアクティブになると
、このレディ信号のアクティブに対応してＣＰＵ２のリ
ードサイクル終了時点（第２図図示しの時点）で第２図
（Ｂ）に示す如きリードコマンドをインアクティブにす
る。これでＣＰＵ２のリードサイクルを終了する。また、ＣＰＵＩは、データを取り込んだ後、すでにアク
ティブである第２図（Ｍ）に示す如きレディ信号に対し
て第２図（Ａ）に示す如きリードコマンドを図示ネの時
点でインアクティブにし、ＣＰＵ２のリードサイクルを
終了する。第３図は、マルチ・ポート・メモリ１０中のバッファ・
コントローラ５の一例を示す回路図であり、第４図は、
マルチ・ポート・バッファ８とバス分離・保持回路６．
７の一例を示す回路図である。また、第５図は、第３図
及び第４図図示入出力各部（Ａ−Ｌ、○〜ｘ、ｙ）のタ
イミングチャートであり、第１図のＣＰＵ１．２、バス
・アビータ３、レディ信号コントローラ４、外部メモリ
９と繋がる信号のリードサイクルのタイミングを示して
いる。バッファ・コントローラ５は、第３図に示す如き構成を
有している。図において、１１．１６．１７．２５はＯ
Ｒ回路、１２．１４．１５．１８゜１９．２０．２２．
２６はＡＮＤ回路、２３はＮＯＲ回路、１３．２７はＤ
形フリップフロップ、２４は３ビツトカウンタである。また、マルチ・ポート・バッファ８とバス分離・保持回
路６．７は、第４図に示す如き構成を有している。図に
おいて、２８．３０．３１．３２はバッファ、２９．３
３はラッチ回路である。いま、バス・アービタ３から出力される第５図（Ｃ）に
示す如きサイクル・スタート信号が図示口の時点でアク
ティブとなり、ＣＰＵＩのリード・サイクルを開始する
と、図示イの時点でＣＰＵＩから第５図（Ａ）に示す如
きリード・コマンド信号がバッファ・コントローラ５内
のＡＮＤ回路１２の一方の端子と、ＯＲ回路１６の一方
の端子に出力されると共に、ＣＰＵＩから第５図（○）
に示す如きアドレス信号がマルチ・ポート・バッファ８
のバッファ３０に出力される。この第５図（○）に示す如きＣＰＵＩのアドレス信号は
、バッファ・コントローラ５からマルチ・ポート・バッ
ファ８のバッファ３ｏのゲート信号として出力される第
５図（Ｅ）に示す如きバス・セレクト信号によってＣＰ
ＵＩがセレクトされると、バス・アービタ３によってＣ
ＰＵＩがバスを獲得する。このようにバス・アービタ３
によりＣＰＵＩがバスを獲得すると、第５図（Ｃ）に示
す如く、図示口の時点でＣＰＵＩのサイクル・スタート
信号がアクティブになり、バッファ・コントローラ５の
ＯＲゲート１１、ＡＮＤゲート１２をアクティブにする
。そして、Ｄ形フリップフロップ１３は、対５図（Ｙ）
に示されるタロツクの次の立上り（図示ハの時点）でア
クティブとなり、バッファ２８を開ける。第５図（Ｃ）に示す如きＣＰＵＩのサイクル・スタート
信号がアクティブとなり、第５図（Ｅ）に示す如きバス
・セレクト信号が図示口の時点でアクティブとなると、
このバス・セレクト信号がマルチ・ポート・バッファ８
のバッファ３０を開け、ＣＰＵＩの第５図（０）に示す
如きアドレス信号が第５図（Ｑ）に示す如きアドレス信
号となって外部メモリ９ヘマルチ・ポート・バッファ８
から送られる。同時にバッファ・コントローラ５のＮＯＲゲート２３の
出力がアクティブとなり、カウンタ２４の第５図（Ｕ）
に示す如きクリア信号を図示口のクロックタイミングで
インアクティブにし、カウンタ２４は第５図（Ｙ）に示
されるクロック信号のカウントを始める。このカウンタ
２４によるクロックのカウント数が増すにしたがい、第
５図（Ｑ）に示す如き外部メモリ９のリード信号が、Ａ
ＮＤゲート１５、ＯＲゲート１６．１７によりカウント
数１〜７（図示ハのクロックから〜図示ヌまでのクロッ
ク数）の間、第５図（Ｑ）に示す如きバス分離・保持回
路６のラッチ信号が、ＡＮＤゲート１４．１８，１９、
ＯＲゲート２１によってカウント数２〜５（図示ハのク
ロックから〜図示チまでのクロック数）の間、第５図（
Ｌ）に示す如きアクノリッジ信号がＡＮＤゲート２ｏに
よりカウント数６，７（図示チのクロックから〜図示ヌ
までのクロック数）の間、それぞれアクティブとなる。外部メモリ９から出力される第５図（Ｒ）に示す如きデ
ータは、アクセスタイムの後、図示トの時点で有効にな
り、第４図図示バス分離・保持回路６のラッチ回路２９
を通り、バッファ２８を介して第５図（Ｓ）に示す如き
データとなってＣＰＵｌに入る。また、マルチ・ポート・バッファ８から出力される第５
図（Ｌ）に示す如きアクノリッジ信号が図示チの時点で
アクティブになり、レディ信号コントローラ４を通して
第５図（Ｃ）に示す如きサイクル・スタート信号によっ
てＣＰＵＩにデータの確定を知らせる。ＣＰＵＩへの第
５図（Ｃ）に示す如きデータは、バス分離・保持回路６
の第５図（Ｊ）に示す如きラッチ信号に図示チの時点で
ラッチされており、バッファ・コントローラ５は図示ヌ
の時点でリードサイクルを終了する。一方、ＣＰＵ２のリードサイクルの要求はＣＰＵ２から
出力される第５図（Ｂ）に示す如きリードコマンドによ
って行ねれる。すなわち、第５図（Ｂ）に示す如きリー
ドコマンドは、ＣＰＵＩのリードサイクル中の図示二の
時点でアクティブになっており、ＣＰＵＩの図示ヌの時
点のリードサイクル終了と同時に、バス・アービタ３は
ＣＰＵ２のバスを選択し、第５図（Ｄ）に示す如きセレ
クト信号を図示ヌの時点でアクティブにする。ＣＰＵＩ
のリードサイクルと同様のタイミングで第５図（Ｔ）に
示す如きデータが有効となり、バス分離・保持回路７か
らＣＰＵ２に入力される。ＣＰＵ２はバッファ・コント
ローラ５からバス分離・保持回路７に出力される第５図
（Ｌ）に示す如きアクノリッジ信号が図示夕の時点でア
クティブになることにより第５図（Ｔ）に示す如きデー
タの確定を知り、第５図（Ｂ）に示す如きリードコマン
ドを図示ツの時点でインアクティブにし、ＣＰＵ２のリ
ードサイクルを終了する。ＣＰＵＩは入力された第５図（Ｃ）に示す如きデータを
取り込み、第５図（Ａ）に示す如きリードコマンド、第
５図（○）に示す如きアドレスを図示すの時点でインア
クティブにし、ＣＰＵＩのリードサイクルを終了する。このように第５［ｍ（Ｒ）に示される外部メモリ９から
出力されるデータがＣＰｔＪｌへ第５図（Ｐ）に示す如
きデータとして出力されると、この第５図（Ｐ）に示す
如きデータは、バス分離、保持回路８に一旦保持される
ため、直ちにＣＰＵ２のリードサイクルに移行でき、外
部メモリ９の占有時間を短縮できる。特に１例えば、速さの違うＣＰＵＩ、２がマルチ・ポー
ト・メモリ１０をアクセスする場合には。高速のＣＰＵ２が低速のＣＰＵＩのアクセス終了を待つ
必要がない。したがって、本実施例によれば、マイクロコンピュータ
システムにおけるメモリ使用効率を向上することができ
、スループットの向上を期することができる。なお、第５図における（Ｆ）はＣＰＵ２のバス・セレク
ト信号、（Ｇ）はリード信号、（Ｈ）はイネーブル信号
、（１）イネーブル信号、（Ｋ）はバス分離・保持回路
のラッチ信号、（Ｍ）はｃＰＵｌのレディ信号、（Ｎ）
はＣＰＵ２のレディ信号、（Ｖ）、（Ｗ）、（Ｘ）はデ
ータである。

【発明の効果】

本発明は、外部メモリのアクセス内容を一時保持し、外
部メモリとのバス接続を解除するバス分離・保持回路を
上記複数のＣＰＵのそれぞれに対応して設け、該バス分
離・保持回路に外部メモリのアクセス内容を保持した後
は、他のＣＰＵが外部メモリとアクセスできるように構
成しであるため、ＣＰＵヘデータを出力開始後、直ちに
他のＣＰＵのリードサイクルに移行することができ、外
部メモリの占有時間を短縮することができ、外部メモリ
使用効率を上げ、ある時間内にシステムのなし得る作業
量、いわゆるスループットを向上することができる。

【図面の簡単な説明】

第１図は本発明に係るマイクロコンピュータシステムの
実施例を示すブロック図、第２図は第１図図示ブロック
図におけるタイミングチャート、第３図は第１図図示バ
ッファ・コントローラの詳細回路図、第４図は第１図図
示バス分離・保持回路及びマルチ・ポート・バッファの
詳細回路図。第５図は第３図及び第４図図示詳細回路図におけるタイ
ミングチャート、第６図は従来のマイクロコンピュータ
システムを示すブロク、り図、第７図は第６図図示ブロ
ック図におけるタイミングチャ−トである。

Claims

【特許請求の範囲】

（１）複数のＣＰＵを備え、該複数のＣＰＵのそれぞれ
が１個の外部メモリと又は複数個の外部メモリのそれぞ
れと任意にアクセス可能に構成されるマイクロコンピュ
ータシステムにおいて、外部メモリのアクセス内容を一
時保持し、外部メモリとのバス接続を解除するバス分離
・保持回路を上記複数のＣＰＵのそれぞれに対応して設
け、該バス分離・保持回路に外部メモリのアクセス内容
を保持した後は、他のＣＰＵが外部メモリとアクセスで
きるように構成したことを特徴とするマイクロコンピュ
ータシステム。