JPH04304626A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH04304626A JPH04304626A JP6855991A JP6855991A JPH04304626A JP H04304626 A JPH04304626 A JP H04304626A JP 6855991 A JP6855991 A JP 6855991A JP 6855991 A JP6855991 A JP 6855991A JP H04304626 A JPH04304626 A JP H04304626A
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- Drying Of Semiconductors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
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Description
【０００１】
【産業上の利用分野】ＧａＡｓ等の化合物半導体からな
るＦＥＴ、集積回路（ＩＣ）等の半導体装置の製造方法
に関し、さらに詳しくは、イオン注入の工程及びその後
のレジスト・マスク除去の工程を備える半導体装置の製
造方法に関する。
るＦＥＴ、集積回路（ＩＣ）等の半導体装置の製造方法
に関し、さらに詳しくは、イオン注入の工程及びその後
のレジスト・マスク除去の工程を備える半導体装置の製
造方法に関する。
【０００２】
【従来の技術】従来、ＦＥＴ等の半導体装置の製造方法
においては、不純物イオンの注入（ベア注入）後、酸素
（Ｏ２ ）プラズマを用いるタイプのアッシャによって
レジスト・マスクを除去していた。このため、ＦＥＴ等
を構成すべき化合物半導体層の表面がＯ２ プラズマに
よってダメージを受けていた。殊に、ＧａＡｓ等の化合
物半導体層からなるＦＥＴの場合、Ｏ２ プラズマによ
る半導体層表面の劣化の影響が深刻な問題となっていた
。
においては、不純物イオンの注入（ベア注入）後、酸素
（Ｏ２ ）プラズマを用いるタイプのアッシャによって
レジスト・マスクを除去していた。このため、ＦＥＴ等
を構成すべき化合物半導体層の表面がＯ２ プラズマに
よってダメージを受けていた。殊に、ＧａＡｓ等の化合
物半導体層からなるＦＥＴの場合、Ｏ２ プラズマによ
る半導体層表面の劣化の影響が深刻な問題となっていた
。
【０００３】この問題の解決策として、紫外線を用いた
レジスト除去（ＵＶアッシャ）や絶縁膜を介したイオン
注入（スルー注入）等が考案されている。
レジスト除去（ＵＶアッシャ）や絶縁膜を介したイオン
注入（スルー注入）等が考案されている。
【０００４】
【発明が解決しようとする課題】しかし、ＵＶアッシャ
を用いる方法では、ｎ＋ 領域を形成する等、注入量が
多い場合（例えば、１×１０１３［ｃｍ−２］以上）、
レジストの変質によってレジストを除去することができ
なくなっていた。また、スルー注入を用いる方法では、
活性層の形成などのように、低加速度、低注入量の場合
に（例えば、５ｋｅＶ以下、１×１０１３［ｃｍ−２］
未満）、シリコンナイトライド（ＳｉＮ）等の絶縁膜を
厚さ２００オングストローム以下、精度±２５オングス
トロームで制御する必要があるが、絶縁膜の形成にＣＶ
Ｄ法等を用いた場合その制御は極めて困難であった。
を用いる方法では、ｎ＋ 領域を形成する等、注入量が
多い場合（例えば、１×１０１３［ｃｍ−２］以上）、
レジストの変質によってレジストを除去することができ
なくなっていた。また、スルー注入を用いる方法では、
活性層の形成などのように、低加速度、低注入量の場合
に（例えば、５ｋｅＶ以下、１×１０１３［ｃｍ−２］
未満）、シリコンナイトライド（ＳｉＮ）等の絶縁膜を
厚さ２００オングストローム以下、精度±２５オングス
トロームで制御する必要があるが、絶縁膜の形成にＣＶ
Ｄ法等を用いた場合その制御は極めて困難であった。
【０００５】そこで、本発明は、均一性、再現性等の高
い半導体装置の製造方法を提供することを目的とする。
い半導体装置の製造方法を提供することを目的とする。
【０００６】
【課題を解決するための手段】上記目的を達成するため
、本発明に係る半導体装置の製造方法は、（ａ）化合物
半導体層の低濃度の不純物注入領域となるべき領域に開
口を有する第１のレジスト・マスクを形成し、この領域
に直接的に低濃度のイオン注入を施した後、紫外線を用
いて第１のレジスト・マスクを除去する第１工程と、（
ｂ）化合物半導体層の高濃度の不純物注入領域となるべ
き領域に開口を有する第２のレジスト・マスクを形成し
、この領域に絶縁膜を介した高濃度のイオン注入を施し
た後、Ｏ２ プラズマを用いて第２のレジスト・マスク
を除去する第２工程とを備える。
、本発明に係る半導体装置の製造方法は、（ａ）化合物
半導体層の低濃度の不純物注入領域となるべき領域に開
口を有する第１のレジスト・マスクを形成し、この領域
に直接的に低濃度のイオン注入を施した後、紫外線を用
いて第１のレジスト・マスクを除去する第１工程と、（
ｂ）化合物半導体層の高濃度の不純物注入領域となるべ
き領域に開口を有する第２のレジスト・マスクを形成し
、この領域に絶縁膜を介した高濃度のイオン注入を施し
た後、Ｏ２ プラズマを用いて第２のレジスト・マスク
を除去する第２工程とを備える。
【０００７】この場合、上記第１工程と第２工程との順
序を入れかえてもよい。
序を入れかえてもよい。
【０００８】
【作用】上記半導体装置の製造方法の第１工程では、化
合物半導体層に直接的に低濃度のイオン注入を施した後
、紫外線を用いて第１のレジスト・マスクを除去する。 この場合、イオン注入量が少ないので、第１のレジスト
・マスクの変質を防止することができ、第１のレジスト
・マスクを有効に除去することができる。さらに、紫外
線を用いて第１のレジスト・マスクを除去しているので
、化合物半導体層の表面に与えるダメージを少なくする
ことができる。一方、上記製造方法の第２工程では、化
合物半導体層に絶縁膜を介した高濃度のイオン注入を施
した後、Ｏ２ プラズマを用いて第２のレジスト・マス
クを除去する。この場合、イオン注入量が多いので、絶
縁膜の厚さが多少ばらついても半導体装置の動作に関す
る問題はほとんど生じない。さらに、第２のレジスト・
マスクの除去にあたってその開口に絶縁膜が存在するの
で、化合物半導体層の表面（半導体装置の活性層、ｎ＋
領域、ｐ＋ 領域等のイオン注入領域の表面みならず
、その近傍の表面・領域を含む。）は、Ｏ２ プラズマ
によるダメージを受けない。以上の結果、半導体装置の
動作における閾値電圧の制御性の向上等、その諸特性の
向上を図ることができる。
合物半導体層に直接的に低濃度のイオン注入を施した後
、紫外線を用いて第１のレジスト・マスクを除去する。 この場合、イオン注入量が少ないので、第１のレジスト
・マスクの変質を防止することができ、第１のレジスト
・マスクを有効に除去することができる。さらに、紫外
線を用いて第１のレジスト・マスクを除去しているので
、化合物半導体層の表面に与えるダメージを少なくする
ことができる。一方、上記製造方法の第２工程では、化
合物半導体層に絶縁膜を介した高濃度のイオン注入を施
した後、Ｏ２ プラズマを用いて第２のレジスト・マス
クを除去する。この場合、イオン注入量が多いので、絶
縁膜の厚さが多少ばらついても半導体装置の動作に関す
る問題はほとんど生じない。さらに、第２のレジスト・
マスクの除去にあたってその開口に絶縁膜が存在するの
で、化合物半導体層の表面（半導体装置の活性層、ｎ＋
領域、ｐ＋ 領域等のイオン注入領域の表面みならず
、その近傍の表面・領域を含む。）は、Ｏ２ プラズマ
によるダメージを受けない。以上の結果、半導体装置の
動作における閾値電圧の制御性の向上等、その諸特性の
向上を図ることができる。
【０００９】
【実施例】図１はＯ２ プラズマによる表面への悪影響
を示したグラフである。図１の左側の縦線は、Ｏ２ プ
ラズマ処理を施さなかった試料グループのシート抵抗の
ばらつきを示したものであり、図１の右側の縦線は、Ｏ
２ プラズマ処理を施した試料グループのシート抵抗の
ばらつきを示したものである。Ｏ２ プラズマ処理を施
さなかった試料は、エッチング直後のＧａＡｓウェハに
Ｓｉイオンを全面注入（５０ｋｅＶ、５×１０１２ｃｍ
−２）し、これをアニールすることによって準備した。 Ｏ２ プラズマ処理を施した試料は、同様のイオン注入
後アニール前に、Ｏ２ プラズマ中での処理とＨＦによ
る洗浄とを行うことによって準備した。この場合、それ
ぞれのグループで２０個の試料を準備した。図からも明
らかなように、Ｏ２ プラズマ処理を施したグループで
は注入イオンの活性化率が低下し、さらにその均質性に
悪影響が生じていることがわかる。
を示したグラフである。図１の左側の縦線は、Ｏ２ プ
ラズマ処理を施さなかった試料グループのシート抵抗の
ばらつきを示したものであり、図１の右側の縦線は、Ｏ
２ プラズマ処理を施した試料グループのシート抵抗の
ばらつきを示したものである。Ｏ２ プラズマ処理を施
さなかった試料は、エッチング直後のＧａＡｓウェハに
Ｓｉイオンを全面注入（５０ｋｅＶ、５×１０１２ｃｍ
−２）し、これをアニールすることによって準備した。 Ｏ２ プラズマ処理を施した試料は、同様のイオン注入
後アニール前に、Ｏ２ プラズマ中での処理とＨＦによ
る洗浄とを行うことによって準備した。この場合、それ
ぞれのグループで２０個の試料を準備した。図からも明
らかなように、Ｏ２ プラズマ処理を施したグループで
は注入イオンの活性化率が低下し、さらにその均質性に
悪影響が生じていることがわかる。
【００１０】かかるＯ２ プラズマの悪影響を除去する
ため、以下の実施例ではＵＶアッシャを用いたレジスト
の除去と、Ｏ２ プラズマを用いたレジストの除去とを
使い分け、化合物半導体層の表面の受けるダメージを低
減させるとともに制御性のよいイオン注入を実現した。
ため、以下の実施例ではＵＶアッシャを用いたレジスト
の除去と、Ｏ２ プラズマを用いたレジストの除去とを
使い分け、化合物半導体層の表面の受けるダメージを低
減させるとともに制御性のよいイオン注入を実現した。
【００１１】図２は、半導体装置であるＧａＡｓＦＥＴ
の製造方法の実施例の部分的な工程を示す。
の製造方法の実施例の部分的な工程を示す。
【００１２】図２（ａ）は実施例の第１製造工程を示す
。まず、ＧａＡｓ基板２上にレジスト層４を被覆する。 次に、通常のリソグラフィー技術を用いてこのレジスト
層４を部分的に除去し、活性層となるべきイオン注入パ
ターンを形成する。その後、このイオン注入パターン上
からＧａＡｓ基板２の表面にＳｉイオンを注入して活性
層６を形成する（ベア注入）。このべア注入の条件とし
ては、例えば注入エネルギーを５０ｋｅＶとし、注入量
を５×１０１２ｃｍ−２とする。
。まず、ＧａＡｓ基板２上にレジスト層４を被覆する。 次に、通常のリソグラフィー技術を用いてこのレジスト
層４を部分的に除去し、活性層となるべきイオン注入パ
ターンを形成する。その後、このイオン注入パターン上
からＧａＡｓ基板２の表面にＳｉイオンを注入して活性
層６を形成する（ベア注入）。このべア注入の条件とし
ては、例えば注入エネルギーを５０ｋｅＶとし、注入量
を５×１０１２ｃｍ−２とする。
【００１３】図２（ｂ）は実施例の第２製造工程を示す
。市販のＵＶアッシャによってパターンニングされたレ
ジスト層４を灰化し、これを除去する。この場合、ＵＶ
アッシャを用いているので、ベア注入にもかかわらずＧ
ａＡｓ基板２の表面に与えるダメージを減少させること
ができる。
。市販のＵＶアッシャによってパターンニングされたレ
ジスト層４を灰化し、これを除去する。この場合、ＵＶ
アッシャを用いているので、ベア注入にもかかわらずＧ
ａＡｓ基板２の表面に与えるダメージを減少させること
ができる。
【００１４】図２（ｃ）は実施例の第３製造工程を示す
。第２製造工程で得られたＧａＡｓ基板２上に絶縁膜８
を形成する。絶縁膜８の形成方法は、例えば平行平板型
プラズマＣＶＤ装置を用い、厚さ１０００のＳｉＮ膜を
ＧａＡｓ基板２上に堆積する。さらに、絶縁膜８上にレ
ジスト層１４を再度被覆した後、通常のリソグラフィー
技術を用いてこのレジスト層１４を部分的に除去し、ｎ
＋ 領域となるべきイオン注入パターンを形成する。
。第２製造工程で得られたＧａＡｓ基板２上に絶縁膜８
を形成する。絶縁膜８の形成方法は、例えば平行平板型
プラズマＣＶＤ装置を用い、厚さ１０００のＳｉＮ膜を
ＧａＡｓ基板２上に堆積する。さらに、絶縁膜８上にレ
ジスト層１４を再度被覆した後、通常のリソグラフィー
技術を用いてこのレジスト層１４を部分的に除去し、ｎ
＋ 領域となるべきイオン注入パターンを形成する。
【００１５】図２（ｄ）は実施例の第４製造工程を示す
。第２製造工程で得られたイオン注入パターン上から絶
縁膜８を介してＧａＡｓ基板２の表面にＳｉイオンを注
入してｎ＋ 層１０ａ、ｂを形成する（スルー注入）。 このスルー注入の条件は、膜厚に応じてよって変更する
必要があるが、例えば絶縁膜８の膜厚が１０００オング
ストロームの場合、注入エネルギーを１５０ｋｅＶとし
た。また、注入量は、１×１０１３ｃｍ−２以上、例え
ば３．５×１０１３ｃｍ−２とした。この場合注入量が
多いため、絶縁膜８の膜厚が多少ばらついても、イオン
注入の制御性は損なわれない。
。第２製造工程で得られたイオン注入パターン上から絶
縁膜８を介してＧａＡｓ基板２の表面にＳｉイオンを注
入してｎ＋ 層１０ａ、ｂを形成する（スルー注入）。 このスルー注入の条件は、膜厚に応じてよって変更する
必要があるが、例えば絶縁膜８の膜厚が１０００オング
ストロームの場合、注入エネルギーを１５０ｋｅＶとし
た。また、注入量は、１×１０１３ｃｍ−２以上、例え
ば３．５×１０１３ｃｍ−２とした。この場合注入量が
多いため、絶縁膜８の膜厚が多少ばらついても、イオン
注入の制御性は損なわれない。
【００１６】図２（ｅ）は実施例の第５製造工程を示す
。スルー注入によってパターンニングされたレジスト層
１４をＯ２ プラズマ・アッシャによって除去する。こ
の場合、絶縁膜８がＧａＡｓ基板２を被覆しているので
、ＧａＡｓ基板２の表面に与えるダメージを減少させる
ことができる。
。スルー注入によってパターンニングされたレジスト層
１４をＯ２ プラズマ・アッシャによって除去する。こ
の場合、絶縁膜８がＧａＡｓ基板２を被覆しているので
、ＧａＡｓ基板２の表面に与えるダメージを減少させる
ことができる。
【００１７】その後の製造工程は、ＬＤＤ構造を持つ通
常のＧａＡｓＦＥＴと同様であるので、その詳細につい
ては省略する。
常のＧａＡｓＦＥＴと同様であるので、その詳細につい
ては省略する。
【００１８】上記実施例の製造方法によって得られたＧ
ａＡｓＦＥＴでは均質性が格段に向上した。具体的には
、例えば、直径３インチのウェハ内に集積したＦＥＴの
閾値電圧のばらつきが６０ｍＶから２０ｍＶに減少した
。なお、閾値電圧のばらつきは、７０個のＦＥＴ試料の
標準偏差によって決定した。
ａＡｓＦＥＴでは均質性が格段に向上した。具体的には
、例えば、直径３インチのウェハ内に集積したＦＥＴの
閾値電圧のばらつきが６０ｍＶから２０ｍＶに減少した
。なお、閾値電圧のばらつきは、７０個のＦＥＴ試料の
標準偏差によって決定した。
【００１９】
【発明の効果】本発明の半導体装置の製造方法によれば
、低濃度及び高濃度の不純物注入領域のそれぞれで使用
された第１及び第２レジスト・マスク除去の方法を使い
分けているので、化合物半導体層の表面に与えるダメー
ジを効果的に減少させることができる。この結果、半導
体装置の動作における閾値電圧の制御性の向上等、その
諸特性の向上を図ることができる。
、低濃度及び高濃度の不純物注入領域のそれぞれで使用
された第１及び第２レジスト・マスク除去の方法を使い
分けているので、化合物半導体層の表面に与えるダメー
ジを効果的に減少させることができる。この結果、半導
体装置の動作における閾値電圧の制御性の向上等、その
諸特性の向上を図ることができる。
【図１】Ｏ２ プラズマの悪影響を示したグラフである
。
。
【図２】半導体装置の製造方法の実施例の部分的な工程
を示す図である。
を示す図である。
２…化合物半導体層
４…第１のレジスト・マスク
１４…第２のレジスト・マスク
６…低濃度の不純物注入領域
Claims (2)
- 【請求項１】 低濃度の不純物注入領域と高濃度の不
純物注入領域とを有する半導体装置の製造方法であって
、化合物半導体層の低濃度の不純物注入領域となるべき
領域に開口を有する第１のレジスト・マスクを形成し、
該領域に直接的に低濃度のイオン注入を施した後、紫外
線を用いて前記第１のレジスト・マスクを除去する工程
と、前記化合物半導体層の高濃度の不純物注入領域とな
るべき領域に開口を有する第２のレジスト・マスクを形
成し、該領域に絶縁膜を介した高濃度のイオン注入を施
した後、酸素プラズマを用いて前記第２のレジスト・マ
スクを除去する工程と、を備える半導体装置の製造方法
。 - 【請求項２】 低濃度の不純物注入領域と高濃度の不
純物注入領域とを有する半導体装置の製造方法であって
、化合物半導体層の高濃度の不純物注入領域となるべき
領域に開口を有する第２のレジスト・マスクを形成し、
該領域に絶縁膜を介した高濃度のイオン注入を施した後
、酸素プラズマを用いて前記第２のレジスト・マスクを
除去する工程と、前記化合物半導体層の低濃度の不純物
注入領域となるべき領域に開口を有する第１のレジスト
・マスクを形成し、該領域に直接的に低濃度のイオン注
入を施した後、紫外線を用いて前記第１のレジスト・マ
スクを除去する工程と、を備える半導体装置の製造方法
。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6855991A JPH04304626A (ja) | 1991-04-01 | 1991-04-01 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6855991A JPH04304626A (ja) | 1991-04-01 | 1991-04-01 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04304626A true JPH04304626A (ja) | 1992-10-28 |
Family
ID=13377243
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6855991A Pending JPH04304626A (ja) | 1991-04-01 | 1991-04-01 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04304626A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2013021242A (ja) * | 2011-07-14 | 2013-01-31 | Sumitomo Electric Ind Ltd | 半導体装置の製造方法 |
-
1991
- 1991-04-01 JP JP6855991A patent/JPH04304626A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2013021242A (ja) * | 2011-07-14 | 2013-01-31 | Sumitomo Electric Ind Ltd | 半導体装置の製造方法 |
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