JPS63129632A - 絶縁膜のパタ−ン形成方法とそれを利用した電界効果トランジスタのゲ−ト電極の形成方法 - Google Patents
絶縁膜のパタ−ン形成方法とそれを利用した電界効果トランジスタのゲ−ト電極の形成方法Info
- Publication number
- JPS63129632A JPS63129632A JP61277111A JP27711186A JPS63129632A JP S63129632 A JPS63129632 A JP S63129632A JP 61277111 A JP61277111 A JP 61277111A JP 27711186 A JP27711186 A JP 27711186A JP S63129632 A JPS63129632 A JP S63129632A
- Authority
- JP
- Japan
- Prior art keywords
- insulating film
- forming
- substrate
- gate electrode
- pattern
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Junction Field-Effect Transistors (AREA)
- Electrodes Of Semiconductors (AREA)
- Formation Of Insulating Films (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は、開口部を有する絶縁膜のパターンの形成方法
に関し、さらに詳細には電界効果トランジスタの製造等
に好適に用いられる絶縁膜のパターン形成方法とそれを
利用した電界効果トランジスタのゲート電極の形成方法
に関する。
に関し、さらに詳細には電界効果トランジスタの製造等
に好適に用いられる絶縁膜のパターン形成方法とそれを
利用した電界効果トランジスタのゲート電極の形成方法
に関する。
従来の技術
電界効果トランジスタは半導体基板にオーミック接触さ
れたソースおよびドレインと、ショトキ−接触されたゲ
ートとを有する半導体素子であり、今日広く使用される
ようになっている。
れたソースおよびドレインと、ショトキ−接触されたゲ
ートとを有する半導体素子であり、今日広く使用される
ようになっている。
このような電界効果型トランジスタにおいて、ゲート電
極と半導体動作層とを分離しかつゲート・ソースまたは
ゲート・ドレイン間の絶縁性を確保するためにＳｉ、Ｎ
、膜あるいはＳｉＯ□膜等の絶縁膜が半導体基板上に設
けられている。このような絶縁膜のパターンを基板上に
形成しその上にゲート電極等の電極を設ける従来の方法
を第２図を参照して説明する。
極と半導体動作層とを分離しかつゲート・ソースまたは
ゲート・ドレイン間の絶縁性を確保するためにＳｉ、Ｎ
、膜あるいはＳｉＯ□膜等の絶縁膜が半導体基板上に設
けられている。このような絶縁膜のパターンを基板上に
形成しその上にゲート電極等の電極を設ける従来の方法
を第２図を参照して説明する。
第２図（ａ）に示す如く、まず基板１の全面にＳｉ、Ｎ
。
。
やＳｌＯ□の如き絶縁膜３をＣＶＤ法、スパッタ法等に
より形成する。次いでレジスト膜２を塗布する（第２図
（ｂ）参照）。第２図（Ｃ）に示すように、レジスト膜
２を所定のパターンで露光現像してレジストパターンを
得る。次いで、反応性イオンエツチングを使用して絶縁
膜３の一部を除去した後（第２図（ｄ））、レジスト膜
２を溶剤で流して第２図（ｅ）に示す如き開口部を有す
る絶縁膜のパターンを得る。この絶縁膜を除去した開口
部を含めた領域に第２図（ｆ）に示すようなゲート電極
５を形成していた。
より形成する。次いでレジスト膜２を塗布する（第２図
（ｂ）参照）。第２図（Ｃ）に示すように、レジスト膜
２を所定のパターンで露光現像してレジストパターンを
得る。次いで、反応性イオンエツチングを使用して絶縁
膜３の一部を除去した後（第２図（ｄ））、レジスト膜
２を溶剤で流して第２図（ｅ）に示す如き開口部を有す
る絶縁膜のパターンを得る。この絶縁膜を除去した開口
部を含めた領域に第２図（ｆ）に示すようなゲート電極
５を形成していた。
発明の解決しようとする問題点
しかしながら前記従来の方法においては、反応性イオン
エツチング法を用いているので、イオン衝撃のため該イ
オンエツチングされた絶縁膜の真下の基板に損傷を与え
たり、異物を付着させるという問題があった。このため
該イオンエツチングにより開口した部分に電極を設ける
とショットキゲートとしての電気的特性を悪化させてい
た。
エツチング法を用いているので、イオン衝撃のため該イ
オンエツチングされた絶縁膜の真下の基板に損傷を与え
たり、異物を付着させるという問題があった。このため
該イオンエツチングにより開口した部分に電極を設ける
とショットキゲートとしての電気的特性を悪化させてい
た。
そこで、本発明の目的は、エツチングされた絶縁膜の下
地である結晶基板に損傷を与えず良好な絶縁特性を有す
る絶縁膜のパターンを形成する方法を提供するものであ
る。
地である結晶基板に損傷を与えず良好な絶縁特性を有す
る絶縁膜のパターンを形成する方法を提供するものであ
る。
問題点を解決するための手段
本発明者等は前記従来の問題点を解決するために鋭意検
討・研究した結果、電子サイクロトロン（ＥＣＲ）共鳴
プラズマＣＶＤ法（以下、ＥＣＲ共鳴プラズマＣＶＤ法
という）を用いることにより、エツチング除去すべく絶
縁膜の下地である基板に損傷を与えることなく良好な絶
縁特性を有する絶縁膜を形成できる方法を見い出した。
討・研究した結果、電子サイクロトロン（ＥＣＲ）共鳴
プラズマＣＶＤ法（以下、ＥＣＲ共鳴プラズマＣＶＤ法
という）を用いることにより、エツチング除去すべく絶
縁膜の下地である基板に損傷を与えることなく良好な絶
縁特性を有する絶縁膜を形成できる方法を見い出した。
すなわち本発明に従うと、半導体基板上に開口部を有す
る絶縁膜パターンの形成方法であって、上記半導体基板
上にレジスト膜を設け、リソグラフィーによりレジスト
パターンを形成し、該基板上にＥＣＲ共鳴プラズマＣＶ
Ｄ法により絶縁膜を形成し、次にリフトオフにより該レ
ジストパターンおよびその上の絶縁膜を除去する工程を
含むことを特徴とする絶縁膜パターンの形成方法が提供
される。
る絶縁膜パターンの形成方法であって、上記半導体基板
上にレジスト膜を設け、リソグラフィーによりレジスト
パターンを形成し、該基板上にＥＣＲ共鳴プラズマＣＶ
Ｄ法により絶縁膜を形成し、次にリフトオフにより該レ
ジストパターンおよびその上の絶縁膜を除去する工程を
含むことを特徴とする絶縁膜パターンの形成方法が提供
される。
さらに本発明に従い、電界効果トランジスタのゲート電
極の形成方法であって、半導体基板上にレジスト膜を設
け、リソグラフィーによりレジストパターンを形成し、
該基板上にイオン注入して該レジストの側部の該基板内
に自己整合的にイオン注入層を形成し、さらに、該基板
上にＥＣＲ共鳴プラズマＣＶＤ法により絶縁膜を形成し
、次いでリフトオフにより該レジストパターンおよびそ
の上の絶縁膜を除去して開口部を有する絶縁膜パターン
を形成し、該基板をアニールして該イオン注入層を活性
化処理し、リフトオフにより該開口部にゲート電極を形
成する工程を含むことを特徴とする自己整合型ゲート電
極の形成方法が提供される。
極の形成方法であって、半導体基板上にレジスト膜を設
け、リソグラフィーによりレジストパターンを形成し、
該基板上にイオン注入して該レジストの側部の該基板内
に自己整合的にイオン注入層を形成し、さらに、該基板
上にＥＣＲ共鳴プラズマＣＶＤ法により絶縁膜を形成し
、次いでリフトオフにより該レジストパターンおよびそ
の上の絶縁膜を除去して開口部を有する絶縁膜パターン
を形成し、該基板をアニールして該イオン注入層を活性
化処理し、リフトオフにより該開口部にゲート電極を形
成する工程を含むことを特徴とする自己整合型ゲート電
極の形成方法が提供される。
本発明の上記のような絶縁膜パターンの形成方法は、５
１３Ｎ４ 、Ｓｔ ０２等の絶縁膜のパターンを採用す
るならば、電界効果トランジスタのゲート電極に限らず
、他の半導体素子の製造工程にも適用可能である。また
、本発明の方法はゲート長がサブミクロンオーダーの場
合においても充分使用可能であり、特に、短ゲート長の
高性能トランジスタの製造に好適である。
１３Ｎ４ 、Ｓｔ ０２等の絶縁膜のパターンを採用す
るならば、電界効果トランジスタのゲート電極に限らず
、他の半導体素子の製造工程にも適用可能である。また
、本発明の方法はゲート長がサブミクロンオーダーの場
合においても充分使用可能であり、特に、短ゲート長の
高性能トランジスタの製造に好適である。
本発明において上記半導体基板としては、■−Ｖ族の化
合物半導体が好ましく、特にＧａＡｓ化合物半導体が好
ましい。
合物半導体が好ましく、特にＧａＡｓ化合物半導体が好
ましい。
本発明を第１図を参照して説明する。第１図は電界効果
トランジスタの絶縁膜およびゲート電極を形成する工程
の一興体例を示したものであり、本発明は特にこれに限
定されない。
トランジスタの絶縁膜およびゲート電極を形成する工程
の一興体例を示したものであり、本発明は特にこれに限
定されない。
まず、第１図（ａ）において、ＧａＡｓ等の基板１上に
フォトレジスト等のレジスト膜２を塗布した後、所定の
パターンを露光現像して第１図（ｂ）に示す如きレジス
トパターンを形成する。次いで、基板１上に形成したレ
ジストパターンをマスクとしてＮ＋イオン注入を行ない
、イオン注入層４を自己整合的に形成する（第１図（Ｃ
））。
フォトレジスト等のレジスト膜２を塗布した後、所定の
パターンを露光現像して第１図（ｂ）に示す如きレジス
トパターンを形成する。次いで、基板１上に形成したレ
ジストパターンをマスクとしてＮ＋イオン注入を行ない
、イオン注入層４を自己整合的に形成する（第１図（Ｃ
））。
次いで、このような基板上に、ＥＣＲプラズマＣＶＤ法
によりＳ １３Ｎ ４等の絶縁膜３を形成する（第１図
（６））。この絶縁膜３は、ＥＣＲプラズマＣＶＤ法の
指向性の特徴によりレジストパターンの側面にはほとん
ど形成されない。
によりＳ １３Ｎ ４等の絶縁膜３を形成する（第１図
（６））。この絶縁膜３は、ＥＣＲプラズマＣＶＤ法の
指向性の特徴によりレジストパターンの側面にはほとん
ど形成されない。
次いで、残っているレジストパターンをウェットエツチ
ングして絶縁膜をリフトオフさせて絶縁膜パターンを形
成すると、第１図（ｅ）に示す如き開口部を有する絶縁
膜パターンが得られる。
ングして絶縁膜をリフトオフさせて絶縁膜パターンを形
成すると、第１図（ｅ）に示す如き開口部を有する絶縁
膜パターンが得られる。
このようにして得られた開口部を有する絶縁膜パターン
の基板をＡＳＨｊ中においてアニール処理して、イオン
注入層４を活性化する。次ぎに上記絶縁膜のパターンの
開口部を含む領域にＴｉ／Ｐｔ／Ａｕ等の電極材料を蒸
着し、リフトオフ法により第１図（ｆ）に示すようなゲ
ート電極５を形成することができる。
の基板をＡＳＨｊ中においてアニール処理して、イオン
注入層４を活性化する。次ぎに上記絶縁膜のパターンの
開口部を含む領域にＴｉ／Ｐｔ／Ａｕ等の電極材料を蒸
着し、リフトオフ法により第１図（ｆ）に示すようなゲ
ート電極５を形成することができる。
本発明の方法において用いるＥＣＲプラズマＣＶＤ法と
は、ジャパニーズ・ジャーナル・オブ・アプライド・フ
ィジックス （Ｊａｐａｎｅｓｅ Ｊｏｕｒｎａｌｏｆ
Ａｐｐｌｉｅｄ Ｐｈｙｓｉｃｓ） 、第２２巻、第
２１０頁、１９８３年に開示されているＥＣＲプラズマ
ＣＶＤ装置を利用するものである。
は、ジャパニーズ・ジャーナル・オブ・アプライド・フ
ィジックス （Ｊａｐａｎｅｓｅ Ｊｏｕｒｎａｌｏｆ
Ａｐｐｌｉｅｄ Ｐｈｙｓｉｃｓ） 、第２２巻、第
２１０頁、１９８３年に開示されているＥＣＲプラズマ
ＣＶＤ装置を利用するものである。
ＥＣＲプラズマＣＶＤ装置は、プラズマ室と反応室（試
料）とを含み、プラズマ室はマイクロ波導波管と隔壁板
を介して接続され、またその周囲には電磁石が設けられ
ていてプラズマ室内にマイクロ波とともにＥＣＲ条件を
確立し、反応室内でプラズマを引出すための発散磁界を
形成し得るようになっている。このプラズマ室はプラズ
マ引出窓を介して反応室と接続しており、プラズマが試
料台上に載せられた試料に向けて発散磁界により加速さ
れ導かれるようになっている。
料）とを含み、プラズマ室はマイクロ波導波管と隔壁板
を介して接続され、またその周囲には電磁石が設けられ
ていてプラズマ室内にマイクロ波とともにＥＣＲ条件を
確立し、反応室内でプラズマを引出すための発散磁界を
形成し得るようになっている。このプラズマ室はプラズ
マ引出窓を介して反応室と接続しており、プラズマが試
料台上に載せられた試料に向けて発散磁界により加速さ
れ導かれるようになっている。
この装置によれば、Ｎ２．０□、ＮＨ３あるいはこれら
の混合ガスなどがマイクロ波と磁界とによりＥＣＲ条件
が設定されたプラズマ室内に送られ、プラズマ化された
ガスが発散磁界により誘導されて反応室に送られる。一
方で、反応室には試料台２に載置された基板があり、ま
たＳｉＨ，，５ｉ３Ｈａ、５ｔ２８ｓなどの絶縁膜形成
用原料ガスが反応室に供給され、これが上記プラズマに
よって励起活性化され、反応を生じて所定の反応生成物
が基板上に堆積する。′ 本発明において、ＥＣＲプラズマ法により形成する絶縁
膜としては、Ｓｉ３Ｎ４．５ｉ０２ 、シリコン窒化酸
化膜が好ましい。
の混合ガスなどがマイクロ波と磁界とによりＥＣＲ条件
が設定されたプラズマ室内に送られ、プラズマ化された
ガスが発散磁界により誘導されて反応室に送られる。一
方で、反応室には試料台２に載置された基板があり、ま
たＳｉＨ，，５ｉ３Ｈａ、５ｔ２８ｓなどの絶縁膜形成
用原料ガスが反応室に供給され、これが上記プラズマに
よって励起活性化され、反応を生じて所定の反応生成物
が基板上に堆積する。′ 本発明において、ＥＣＲプラズマ法により形成する絶縁
膜としては、Ｓｉ３Ｎ４．５ｉ０２ 、シリコン窒化酸
化膜が好ましい。
作用
電界効果トランジスタ等を製造する工程において基板上
にゲート電極等を設けるための開口部を有する絶縁膜の
パターンを形成する必要がある。
にゲート電極等を設けるための開口部を有する絶縁膜の
パターンを形成する必要がある。
従来法では基板全面に絶縁膜をプラズマＣＶＤ法、常圧
または減圧ＣＶＤ法、スパッタ法等により成膜しその上
にレジストパターンを形成させた後、反応性イオンエツ
チングを使用して絶縁膜の一部を除去して絶縁膜のパタ
ーンを形成していた。
または減圧ＣＶＤ法、スパッタ法等により成膜しその上
にレジストパターンを形成させた後、反応性イオンエツ
チングを使用して絶縁膜の一部を除去して絶縁膜のパタ
ーンを形成していた。
しかし、反応性イオンエツチングを使用した際、反応性
プラズマによりエツチングされた絶縁膜の下地である結
晶基板が損傷を受けるという欠点があった口 しかしながら、本発明はＥＣＲ７’ラズマ法を用いてい
るのでリフトオフによる絶縁膜のパターン形成が容易に
行なえ、しかも反応性イオンエツチングを用いる必要が
なくなる。ＥＣＲプラズマ法を用いると低温で成膜でき
るという利点とともに、プラズマの基板への指向性が優
れているためプラズマから基板への方向以外の部分すな
わち基板やパターンの側面に膜が形成されない。従って
、リフトオフが他のＣＶＤ等の成膜方法に比べて極めて
容易に行なえるようになる。
プラズマによりエツチングされた絶縁膜の下地である結
晶基板が損傷を受けるという欠点があった口 しかしながら、本発明はＥＣＲ７’ラズマ法を用いてい
るのでリフトオフによる絶縁膜のパターン形成が容易に
行なえ、しかも反応性イオンエツチングを用いる必要が
なくなる。ＥＣＲプラズマ法を用いると低温で成膜でき
るという利点とともに、プラズマの基板への指向性が優
れているためプラズマから基板への方向以外の部分すな
わち基板やパターンの側面に膜が形成されない。従って
、リフトオフが他のＣＶＤ等の成膜方法に比べて極めて
容易に行なえるようになる。
また、生成した膜の膜質が良く、耐エツチング性に富み
、８００℃程度のアニールによっても剥離せず、Ｇａお
よびＡｓの拡散を抑制できる優れた膜を提供する。
、８００℃程度のアニールによっても剥離せず、Ｇａお
よびＡｓの拡散を抑制できる優れた膜を提供する。
このような本発明の絶縁膜の形成方法に従えば、ゲート
電極等を設けるための下地である基板に損傷を与えるこ
とがないので電極と基板のコンタクト抵抗が低減される
とともに、エツチング時の異物付着等が生じることがな
いため良好な絶縁機能が達成される。
電極等を設けるための下地である基板に損傷を与えるこ
とがないので電極と基板のコンタクト抵抗が低減される
とともに、エツチング時の異物付着等が生じることがな
いため良好な絶縁機能が達成される。
実施例
次に本発明を実施例により詳細に説明するが、本発明は
これらに何ら限定されるものではない。
これらに何ら限定されるものではない。
実施例１
第１図に示したような本発明の工程に従って、以下のよ
うにして基板上に電界効果トランジスタ用の絶縁膜のパ
ターンおよびゲート電極を形成した。
うにして基板上に電界効果トランジスタ用の絶縁膜のパ
ターンおよびゲート電極を形成した。
まず、半導体基板としてＧａＡｓ基板を用い、その上に
フォトレジスト膜（ＡＺ−１４００）を全面に塗布し、
所定のパターンを露光した後、現像してレジストパター
ンを形成しに０次に、基板上に形成したレジストをマス
クとして注入イオンを２８３１＊ とじ注入濃度を３Ｘ
１０′３／ｃ＋＋ｆ程度としてイオン注入を行なった。
フォトレジスト膜（ＡＺ−１４００）を全面に塗布し、
所定のパターンを露光した後、現像してレジストパター
ンを形成しに０次に、基板上に形成したレジストをマス
クとして注入イオンを２８３１＊ とじ注入濃度を３Ｘ
１０′３／ｃ＋＋ｆ程度としてイオン注入を行なった。
次に、ＥＣＲプラズマＣＶＤ装置により、５ｉＨ１とＮ
Ｈｓ とＮ２の混合ガスを用いて５１３Ｎ４膜を膜厚
が１５００人程度になるように形成した。次いで、ウェ
ットエツチングにより上記レジストパターンのマスクを
除去して、リフトオフを行なうことにより絶縁膜パター
ンを形成させた。次いでこのような基板をＡｓＨａ中に
ふいて温度を約８００℃とし、３０分間アニール処理し
た。そして、この絶縁膜パターンにより基板の表面が露
出している部分を含む全面にＴｉ／Ｐｔ／Ａｕ系の電極
材料を蒸着し、リフトオフ法によりゲート電極を形成し
た。このようにして形成した絶縁膜の機能を調べるため
上記ゲート電極を形成した基板上にソースおよびドレイ
ン電極を設けて相互コンダクタンス（ｇｌ）を測定した
ところ２３０ｍ５ ／ ｍｍであった。
Ｈｓ とＮ２の混合ガスを用いて５１３Ｎ４膜を膜厚
が１５００人程度になるように形成した。次いで、ウェ
ットエツチングにより上記レジストパターンのマスクを
除去して、リフトオフを行なうことにより絶縁膜パター
ンを形成させた。次いでこのような基板をＡｓＨａ中に
ふいて温度を約８００℃とし、３０分間アニール処理し
た。そして、この絶縁膜パターンにより基板の表面が露
出している部分を含む全面にＴｉ／Ｐｔ／Ａｕ系の電極
材料を蒸着し、リフトオフ法によりゲート電極を形成し
た。このようにして形成した絶縁膜の機能を調べるため
上記ゲート電極を形成した基板上にソースおよびドレイ
ン電極を設けて相互コンダクタンス（ｇｌ）を測定した
ところ２３０ｍ５ ／ ｍｍであった。
比較例
実施例１で作製したＳｉ３Ｎ、絶縁膜およびゲート電極
を備えたＧａＡｓ基板を第２図に示した反応性イオンエ
ツチングを使用した従来の方法により以下のようにして
作製した。
を備えたＧａＡｓ基板を第２図に示した反応性イオンエ
ツチングを使用した従来の方法により以下のようにして
作製した。
実施例１と同様な方法でイオン注入を行なったＧａＡｓ
基板に、プラズマＣＶＤ法を使用して膜厚１５００人の
３１３ Ｎ ４膜を形成させた。この上にレジスト膜（
ＡＺ−１４００）を塗布し、パターンに従って露光しウ
ェットエツチングによりレジストパターンを作製した後
、反応性イオンエツチング法によりＣＦ、ガスを用いて
５ｉｉＮａ膜をエツチングした。
基板に、プラズマＣＶＤ法を使用して膜厚１５００人の
３１３ Ｎ ４膜を形成させた。この上にレジスト膜（
ＡＺ−１４００）を塗布し、パターンに従って露光しウ
ェットエツチングによりレジストパターンを作製した後
、反応性イオンエツチング法によりＣＦ、ガスを用いて
５ｉｉＮａ膜をエツチングした。
この後パターン化した絶縁膜に実施例１と同様にしてゲ
ート電極を形成し、ソースおよびドレイン電極を設けて
相互コンダクタンス（ｇつ）を測定したところ１７０＋
ｙ＋Ｓ ／ ｍｍであった。
ート電極を形成し、ソースおよびドレイン電極を設けて
相互コンダクタンス（ｇつ）を測定したところ１７０＋
ｙ＋Ｓ ／ ｍｍであった。
発明の効果
本発明の方法を用いることにより、電極を形成すべく結
晶基板に損傷を与えないで良好な絶縁特性を有する絶縁
膜のパターンを形成することができる。
晶基板に損傷を与えないで良好な絶縁特性を有する絶縁
膜のパターンを形成することができる。
従って、本発明の方法を電界効果トランジスタ等の製造
方法に用いることで良好な電気的特性を有する素子を製
造することができ、その工業的価値は極めて高い。
方法に用いることで良好な電気的特性を有する素子を製
造することができ、その工業的価値は極めて高い。
第１図は本発明の絶縁膜のパターン形成方法の工程を示
す図である。 第２図は従来の絶縁膜のパターン形成方法の工程を示す
図である。 （主な参照番号） １・・半導体基板、 ２・・レジスト膜、３・・絶縁膜
、 ４・・イオン注入層、５・・ゲート電極
す図である。 第２図は従来の絶縁膜のパターン形成方法の工程を示す
図である。 （主な参照番号） １・・半導体基板、 ２・・レジスト膜、３・・絶縁膜
、 ４・・イオン注入層、５・・ゲート電極
Claims (8)
- （１）半導体基板上に開口部を有する絶縁膜パターンの
形成方法であって、上記半導体基板上にレジスト膜を設
け、リソグラフィーによりレジストパターンを形成し、
該基板上に電子サイクロトロン共鳴プラズマＣＶＤ法に
より絶縁膜を形成し、次にリフトオフにより該レジスト
パターンおよびその上の絶縁膜を除去する工程を含むこ
とを特徴とする絶縁膜パターンの形成方法。 - （２）上記絶縁膜がシリコン窒化膜、シリコン酸化膜、
シリコン窒化酸化膜のいずれかであることを特徴とする
特許請求の範囲第１項記載の絶縁膜パターンの形成方法
。 - （３）上記半導体基板がIII−Ｖ族化合物半導体である
ことを特徴とする特許請求の範囲第１項または第２項記
載の絶縁膜パターンの形成方法。 - （４）上記III−Ｖ族化合物半導体がＧａＡｓであるこ
とを特徴とする特許請求の範囲第３項記載の絶縁膜パタ
ーンの形成方法。 - （５）電界効果トランジスタのゲート電極の形成方法で
あって、半導体基板上にレジスト膜を設け、リソグラフ
ィーによりレジストパターンを形成し、該基板上にイオ
ン注入して該レジストの側部の該基板内にイオン注入層
を形成し、さらに、該基板上に電子サイクロトロン共鳴
プラズマＣＶＤ法により絶縁膜を形成し、次いでリフト
オフにより該レジストパターンおよびその上の絶縁膜を
除去して開口部を有する絶縁膜パターンを形成し、該基
板をアニールして該イオン注入層を活性化処理し、リフ
トオフにより該開口部にゲート電極を形成する工程を含
むことを特徴とする自己整合型ゲート電極の形成方法。 - （６）上記絶縁膜がシリコン窒化膜、シリコン酸化膜、
シリコン窒化酸化膜のいずれかであることを特徴とする
特許請求の範囲第５項記載の自己整合型ゲート電極の形
成方法。 - （７）上記半導体基板がIII−Ｖ族化合物半導体である
ことを特徴とする特許請求の範囲第５項または第６項記
載の自己整合型ゲート電極の形成方法。 - （８）上記III−Ｖ族化合物半導体がＧａＡｓであるこ
とを特徴とする特許請求の範囲第７項記載の自己整合型
ゲート電極の形成方法。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61277111A JPS63129632A (ja) | 1986-11-20 | 1986-11-20 | 絶縁膜のパタ−ン形成方法とそれを利用した電界効果トランジスタのゲ−ト電極の形成方法 |
| EP87117099A EP0268298B1 (en) | 1986-11-20 | 1987-11-19 | Method of producing a Schottky-barrier field effect transistor |
| DE3751219T DE3751219T2 (de) | 1986-11-20 | 1987-11-19 | Verfahren zur Herstellung eines Schottky-Barriere- Feldeffekttransistors. |
| US07/122,438 US4859618A (en) | 1986-11-20 | 1987-11-19 | Method of producing the gate electrode of a field effect transistor |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61277111A JPS63129632A (ja) | 1986-11-20 | 1986-11-20 | 絶縁膜のパタ−ン形成方法とそれを利用した電界効果トランジスタのゲ−ト電極の形成方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63129632A true JPS63129632A (ja) | 1988-06-02 |
Family
ID=17578936
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61277111A Pending JPS63129632A (ja) | 1986-11-20 | 1986-11-20 | 絶縁膜のパタ−ン形成方法とそれを利用した電界効果トランジスタのゲ−ト電極の形成方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63129632A (ja) |
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0282577A (ja) * | 1988-09-19 | 1990-03-23 | Seiko Epson Corp | 薄膜トランジスタの製造方法 |
| JPH0282578A (ja) * | 1988-09-19 | 1990-03-23 | Seiko Epson Corp | 薄膜トランジスタの製造方法 |
| JPH0574763A (ja) * | 1991-07-19 | 1993-03-26 | G T C:Kk | ゲート絶縁膜の形成方法 |
| KR100587036B1 (ko) * | 1999-10-25 | 2006-06-07 | 주식회사 하이닉스반도체 | 반도체소자의 컨택 형성방법 |
| US7411279B2 (en) | 2004-06-30 | 2008-08-12 | Endwave Corporation | Component interconnect with substrate shielding |
| US7588966B2 (en) | 2004-06-30 | 2009-09-15 | Endwave Corporation | Chip mounting with flowable layer |
| JP2014029983A (ja) * | 2012-07-05 | 2014-02-13 | Mitsubishi Electric Corp | 半導体装置の製造方法 |
-
1986
- 1986-11-20 JP JP61277111A patent/JPS63129632A/ja active Pending
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0282577A (ja) * | 1988-09-19 | 1990-03-23 | Seiko Epson Corp | 薄膜トランジスタの製造方法 |
| JPH0282578A (ja) * | 1988-09-19 | 1990-03-23 | Seiko Epson Corp | 薄膜トランジスタの製造方法 |
| JPH0574763A (ja) * | 1991-07-19 | 1993-03-26 | G T C:Kk | ゲート絶縁膜の形成方法 |
| KR100587036B1 (ko) * | 1999-10-25 | 2006-06-07 | 주식회사 하이닉스반도체 | 반도체소자의 컨택 형성방법 |
| US7411279B2 (en) | 2004-06-30 | 2008-08-12 | Endwave Corporation | Component interconnect with substrate shielding |
| US7588966B2 (en) | 2004-06-30 | 2009-09-15 | Endwave Corporation | Chip mounting with flowable layer |
| JP2014029983A (ja) * | 2012-07-05 | 2014-02-13 | Mitsubishi Electric Corp | 半導体装置の製造方法 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4859618A (en) | Method of producing the gate electrode of a field effect transistor | |
| KR920002090B1 (ko) | 전계효과 트랜지스터의 제조방법 | |
| US4962054A (en) | Method for manufacturing a field effect transistor using spacers of different thicknesses | |
| JPH0282629A (ja) | 多層レジストを利用した自己整合型砒化ガリウム（ＧａＡｓ）電界効果トランジスタの製造方法 | |
| US5322806A (en) | Method of producing a semiconductor device using electron cyclotron resonance plasma CVD and substrate biasing | |
| JPS63129632A (ja) | 絶縁膜のパタ−ン形成方法とそれを利用した電界効果トランジスタのゲ−ト電極の形成方法 | |
| US5384273A (en) | Method of making a semiconductor device having a short gate length | |
| KR100405015B1 (ko) | 반도체 장치의 제조 방법 | |
| JPS63129675A (ja) | 電界効果トランジスタのゲ−ト電極の形成方法 | |
| JP2001308319A (ja) | 絶縁ゲート型化合物半導体装置 | |
| JPS63138780A (ja) | 電界効果トランジスタの製造方法 | |
| JP2544767B2 (ja) | 電界効果トランジスタの製造方法 | |
| JPS5935479A (ja) | 半導体装置の製造方法 | |
| JP2652657B2 (ja) | ゲート電極形成方法 | |
| JP2000332029A (ja) | 半導体装置の製造方法 | |
| JP3162181B2 (ja) | 半導体製造方法 | |
| JPH0770544B2 (ja) | 半導体装置の製造方法 | |
| JPS6258154B2 (ja) | ||
| JPH04350945A (ja) | 電界効果トランジスタの製造方法 | |
| JPS6381864A (ja) | 電界効果トランジスタの製造方法 | |
| JPH0574814A (ja) | シヨツトキ・ゲート形電界効果トランジスタの製造方法 | |
| JPS60117679A (ja) | 半導体装置の製造方法 | |
| JPS62105480A (ja) | 半導体装置の製造方法 | |
| JPS60117678A (ja) | 半導体装置の製造方法 | |
| JPH04304626A (ja) | 半導体装置の製造方法 |