JPH0430463A - 半導体集積回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔発明の概要〕 半導体基板上に複数のレイアウトブロックを形成した高
集積度のＣＭＯＳ型半導体集積回路に関し、ブロック同
士が接近してもラッチアップ耐量の低下や電源、接地間
の短絡を防止し得るようにすることを目的とし、 半導体基板上に複数個のレイアウトブロックを形成した
ＣＭＯＳ型半導体集積回路において、各レイアウトフロ
ックの周囲に、半導体基板と同型または別型の不純物拡
散領域を設けた構成とする。

〔産業上の利用分野〕

本発明は、半導体基板上に複数のレイアウトフロックを
形成した高集積度のＣｒＩＯ３型半導体集積回路に関す
る。

〔従来の技術〕

第４図に示すように、半導体基板上に複数のレイアウト
ブロックを形成したものがある。この図で１０は半導体
基板、１１はＲＯＭ　（読取り専用メモリ）部、１２は
演算実行部、１３はＲＡＭ（随意書込み読取メモリ）部
、１４は命令実行部、１５は制御部である。本例では命
令実行部１４と制御部１５が接して配置されており、Ｃ
ＭＯＳ型であるので、各ブロック内にＰチャネル領域と
Ｎチャネル領域が交互に作られている。図示しないが演
算実行部、ＲＯＭ部、ＲＡＭ部も同様で、ＣＭＯＳ型で
あればＰチャネル領域とＮチャネル領域が混在する。

隣りのブロックが近いと、それからのノイズがトリガと
なって、ラッチアップが発生する恐れがある。これを第
３図で説明すると、１ｉ、１ｊは半導体基板上の隣接２
ブロツクを示しくｌｉ、１ｊの線自体は仮想のもの）、
それぞれＰウェルＰＷＮウェルＮＷを有し、ウェル内に
ＭＯＳトランジスタＱ、、Ｑ２・・・・・・、ウェルコ
ンタクトＷＣ，。

ＷＯ２・・・・・・などを形成している。この図の下部
の断面図は上部の平面図のＸ、Ｘ線断面を示す。この断
面図に示すようにＰウェルコンタクトＷＣは接地し、Ｎ
ウェルコンタクトＷＣ２は電源■。。

へ接続して、前者にはグランド、後者には高電圧ＶＣＣ
の一定電位を与える。基板は本例ではＰ−であるが、こ
れはＮ−でもよい。このように基板のＰ１ウェルのＰ、
Ｎ、ＭＯＳ）ランジスタのソース／ドレインであるＰ、
　Ｎ各領域が混在すると、ＰＮＰＮ構造つまりサイリス
タが発生する。本例ではＱ２のソース／ドレインのＮ領
域、Ｐウェルの領域及び基板のＰ−領域、ＮウェルのＮ
ｅｔＪ域、Ｑ。

のソース／ドレインのＰ　６Ｎ域でＰＮＰＮ構造が成さ
れ、第３回春部に示す構造のサイリスクＴＨが形成され
るとしている。

このようなサイリスクＴＨがあると、そのトランジスタ
部Ｑ、、Ｑｂに何らかの理由（ノイズ）でベース電流が
流れると、例えばＱ３にベース電流が流れてオンになる
とそのコレクタ電流がＱｂのベース電流になり、Ｑｂが
オンになってそのコレクタ電流がＱ、のベース電流にな
り、つまり互いにベース電流を供給し合ってオンを維持
し、電源断にでもならない限りオン状態を続ける。（ラ
ッチアップする）。ラッチアップすると、電源、グラン
ド間は短絡状態になる。このラッチアップの防止は、サ
イリスタを構成するトランジスタ部Ｑ、、Ｑｂがオンに
ならないようにする、具体的には素子間を離してこの回
路に含まれる抵抗（第３図のＴＨの回路ではＲ）を大に
する、基板またはウェルの適当箇所を電源またはグラン
ドへプルアップ／プルダウンする、が有効である。

半導体基板上にクロックジェネレータがあると、これは
比較的大容量のバッファを高速でオン／オフ動作させる
のでノイズを発生し易い。また半導体基板上のＲＯＭ、
ＲＡＭが形成されていると、これらは微細に形成され、
基板／ウェルコンタクトが少ないのでノイズの影響を受
は易い。

また最近ではＤＡ　（Ｄｅｓｉｇｎ　Ａｕｔｏｍａｔｉ
ｏｎ）が採用され、人手を借りずに素子配置、配線設計
、−旦設計されたこれらのコンパクション（各素子を詰
めてブロックを小にする）が自動的に行なわれる。

しかしコンパクションでブロックが接近し過ぎると、Ｎ
ウェルはＶＣＣにＰウェルはグランドに固定されるから
、これらが接近すると■。、−ＧＮＤ間ショートが発生
する恐れがある。

〔発明が解決しようとする課題〕

従来のＣＭＯＳ型半導体集積回路のブロックのレイアウ
トにおいては、ブロック内に基板コンタクトやウェルコ
ンタクトを設けて、動作の安定化を図っている。しかし
ながら微細化が進み、動作周波数が高速になるに従って
これでは不充分で、隣り合うブロックが接近し過ぎると
、ラッチアップ耐量の低下や、電源と接地間の短絡とい
う問題が生じる。電源、グランド間ショートはＤＡによ
っても発生する恐れがある。

本発明はか＼る点を改善し、ブロック同士が接近しても
ラッチアップ耐量の低下や電源、接地間の短絡を防止し
得るようにすることを目的とするものである。

〔課題を解決するための手段〕

第１図に示すように本発明では、半導体基板１０上の複
数のレイアウトブロック１１，１２．・・・・・・の周
囲乙こ不純物拡散領域Ａを設ける。（ａ）では基板上の
全ブロックに設けているが、これは（ｂ）　（Ｃ）のよ
うに一部でもよい。（ｂ）ではクロックジェネレータ１
６のみに設けてノイズ流出を防止し、（Ｃ）ではＲＯＭ
ブロック１１とＲＡＭブロック１３に設けてノイズ流入
を防止する。（ｄ）は（ａ）と同様で全ブロック１１−
１６に設けてる。

不純物拡散領域Ａは、半導体基板１０がＰ型、Ｎ型のい
ずれであっても、Ｐ型またはＮ型でよい。

但し同一基板上の各領域Ａは全て同じ導電型にする。不
純物拡散領域Ａは、Ｐ型ならグランドに、Ｎ型なら高電
位ＶＣＣに接続しておくとよい。

〔作用〕

不純物拡散領域Ａをブロックの周囲に形成しておくと、
ＤＡによりブロックを接近させても、当該ブロックの周
囲の不純物拡散領域が接触するだけで、これらは同じ導
電型であり、同じ電位であるから、格別支障ない。電源
、グランド間の短絡は発生しない。

またこの不純物拡散領域があると、これがＮ型なら第３
図のサイリスタＴＨの抵抗Ｒ１が小さくなり、またこれ
がＰ型なら同ＴＨの抵抗Ｒ２が小になり、いずれにして
もサイリスタＴＨのターンオン、ラッチアップが生じに
くくなる。

〔実施例〕

第２図は半導体基板上の任意の２ブロツク１！。

ｌｊの平面パターンと断面図を示す。第３図と同種の図
であるが、本発明ではブロックの周囲に不純物拡散領域
Ａ（＋、ｚは相互を区別する添字で、適宜省略する）を
設けている。領域Ａは隣接ブロック間では共通になり、
唯コンタクト領域が別々に形成され、グランドに接続さ
れる。領域Ａは本例ではＰ型なのでグランドに接続する
が、Ｎ型なら■。、へ接続する。コンタクｔｎｉ域の周
囲はフィールド酸化膜で覆う。

第３図のサイリスタＴＨでＲ２は、基ＩｆＩｉｐ−とＰ
ウェルＰＷで形成されるトランジスタＱｂのベース抵抗
であるが、この基＠、Ｐ−に不純物拡散領域Ａが設けら
れ、これが接地されると、Ｒ２が小さくなる結果を生じ
る。Ｒ２が小さいとＱ、のベース電流はグランドヘバイ
パスされ、ひいてはＱ。

はオンしにく〜なる。

領域ＡがＮ型で、ＶＣＣへ接続されると、これはトラン
ジスタＱつのベースがＶＣＣヘプルアップされたことに
なり、抵抗Ｒ１が減少したと同じになり、Ｑ、がターン
オンしにく＼なる。

〔発明の効果〕

以上説明したように本発明によれば、チップレイアウト
においてブロック配置の自由度が広がり、最適な配置を
することができ、ランチアップや電源グランド間短絡を
防くことができる。

【図面の簡単な説明】

第１図は本発明の原理図、 第２図は本発明の詳細な説明図、 第３図は従来例の説明図、 第４図はチップに複数ブロックを搭載したＩＣの説明図
である。 第１図で１０は半導体基板、１１．１２．・・・・・・
は各ブロック、 Ａは不純物拡散領域である。

Claims (1)

1. 【特許請求の範囲】 １、半導体基板上に複数個のレイアウトブロックを形成
   したＣＭＯＳ型半導体集積回路において、各レイアウト
   ブロック（１１、１２、・・・）の周囲に、半導体基板
   （１０）と同型または別型の不純物拡散領域（Ａ）を設
   けたことを特徴とする半導体集積回路。 ２、半導体基板上にクロックジェネレータ、ＲＡＭ、Ｒ
   ＯＭ各レイアウトブロックを形成したＣＭＯＳ型半導体
   集積回路において、 これらのレイアウトブロックの１つ以上（１６、１１と
   １３）の周囲に、全て半導体基板と同型または別型の、
   一定電位を加えた不純物拡散領域（Ａ）を設けたことを
   特徴とする半導体集積回路。