JPH0770689B2 - 半導体回路 - Google Patents
半導体回路Info
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- JPH0770689B2 JPH0770689B2 JP1023985A JP2398589A JPH0770689B2 JP H0770689 B2 JPH0770689 B2 JP H0770689B2 JP 1023985 A JP1023985 A JP 1023985A JP 2398589 A JP2398589 A JP 2398589A JP H0770689 B2 JPH0770689 B2 JP H0770689B2
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
- H10D84/80—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs
- H10D84/82—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs of only field-effect components
- H10D84/83—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs of only field-effect components of only insulated-gate FETs [IGFET]
- H10D84/85—Complementary IGFETs, e.g. CMOS
- H10D84/854—Complementary IGFETs, e.g. CMOS comprising arrangements for preventing bipolar actions between the different IGFET regions, e.g. arrangements for latchup prevention
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
- H10D84/01—Manufacture or treatment
- H10D84/0123—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs
- H10D84/0126—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs the components including insulated gates, e.g. IGFETs
- H10D84/0165—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs the components including insulated gates, e.g. IGFETs the components including complementary IGFETs, e.g. CMOS devices
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D89/00—Aspects of integrated devices not covered by groups H10D84/00 - H10D88/00
- H10D89/60—Integrated devices comprising arrangements for electrical or thermal protection, e.g. protection circuits against electrostatic discharge [ESD]
- H10D89/601—Integrated devices comprising arrangements for electrical or thermal protection, e.g. protection circuits against electrostatic discharge [ESD] for devices having insulated gate electrodes, e.g. for IGFETs or IGBTs
- H10D89/711—Integrated devices comprising arrangements for electrical or thermal protection, e.g. protection circuits against electrostatic discharge [ESD] for devices having insulated gate electrodes, e.g. for IGFETs or IGBTs using bipolar transistors as protective elements
- H10D89/713—Integrated devices comprising arrangements for electrical or thermal protection, e.g. protection circuits against electrostatic discharge [ESD] for devices having insulated gate electrodes, e.g. for IGFETs or IGBTs using bipolar transistors as protective elements including a PNP transistor and a NPN transistor, wherein each of said transistors has its base region coupled to the collector region of the other transistor, e.g. silicon controlled rectifier [SCR] devices
Landscapes
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Semiconductor Integrated Circuits (AREA)
Description
【発明の詳細な説明】 ［発明の目的］ （産業上の利用分野） 本発明は、ラッチアップ現象を誘発せずにチップ面積を
低減することのできる半導体回路に関するものである。
低減することのできる半導体回路に関するものである。
（従来の技術） 一般にCMOS回路にはラッチアップ現象として知られてい
る特有の現象がある。すなわちラッチアップ現象という
のは、集積回路中の近接するトランジスタ素子間におい
て、寄生NPN領域と寄生PNP領域で形成された寄生トラン
ジスタがトリガーなどによりサイリスタとして動作し、
電源端子からアース端子に向けて制御不能の過大電流が
流れ続けてトランジスタ素子を破壊してしまう現象をい
う。
る特有の現象がある。すなわちラッチアップ現象という
のは、集積回路中の近接するトランジスタ素子間におい
て、寄生NPN領域と寄生PNP領域で形成された寄生トラン
ジスタがトリガーなどによりサイリスタとして動作し、
電源端子からアース端子に向けて制御不能の過大電流が
流れ続けてトランジスタ素子を破壊してしまう現象をい
う。
ラッチアップ現象を誘発する要因としてのトリガーと
は、寄生トランジスタで形成されたサイリスタ構造にお
いて、近接のMOSトランジスタがOFF状態からON状態に変
化する時点で、該トランジスタのドレイン近くに発生し
たホントキャリアが基板に流れて正常な基板電圧を狂わ
す現象である。
は、寄生トランジスタで形成されたサイリスタ構造にお
いて、近接のMOSトランジスタがOFF状態からON状態に変
化する時点で、該トランジスタのドレイン近くに発生し
たホントキャリアが基板に流れて正常な基板電圧を狂わ
す現象である。
ここで、第３図および第４図を参照して上記ラッチアッ
プ現象について具体的に説明する。
プ現象について具体的に説明する。
第3a図は、ラッチアップ現象を説明するための従来の半
導体回路の平面図であり、第3b図は、その断面図であ
る。
導体回路の平面図であり、第3b図は、その断面図であ
る。
第3a図および第3b図に示す如くに、この従来の半導体回
路は、Ｐ型基板101上にコンプリメンタリーに接続され
た低電位（Vdd）系の第１のＰ型MOS103および第１のＮ
型MOS105と、コンプリメンタリーに接続された高電位
（Vpp）系の第２のＰ型MOS107および第２のＮ型MOS109
とが隣接して配置されている。すなわち、低電位（Vd
d）系と高電位（Vpp）系との境界の両側に近接して、異
なるチャンネル極性の第１のＮ型MOS105と第２のＰ型MO
S107とが配設されている。
路は、Ｐ型基板101上にコンプリメンタリーに接続され
た低電位（Vdd）系の第１のＰ型MOS103および第１のＮ
型MOS105と、コンプリメンタリーに接続された高電位
（Vpp）系の第２のＰ型MOS107および第２のＮ型MOS109
とが隣接して配置されている。すなわち、低電位（Vd
d）系と高電位（Vpp）系との境界の両側に近接して、異
なるチャンネル極性の第１のＮ型MOS105と第２のＰ型MO
S107とが配設されている。
そして、上記第１のＰ型MOS103は、ゲートとなるゲート
電極111と、ドレインとなるP+領域113と、ソースとなる
P+領域115と、Ｎ−ウェルにVdd電位を供給するためのN+
領域117とを有しており、上記第１のＮ型MOS105は、ゲ
ートとなるゲート電極119と、ソースとなるN+領域121
と、ドレインとなるN+領域123と、Ｐ基板101にグランド
電位を供給するためのP+領域125とを有している。そし
て、同様に上記第２のＰ型MOS107は、ゲート電極125
と、ドレインおよびソースとなるP+領域127、129と、Ｎ
−ウェルにVpp電位を供給するためのN+領域131とを有し
ており、上記第２のＮ型MOS109は、ゲート電極133と、
ソートおよびドレインとなるN+領域135,137と、Ｐ基板1
01にグランド電位を供給するためのP+領域139とを有し
ている。
電極111と、ドレインとなるP+領域113と、ソースとなる
P+領域115と、Ｎ−ウェルにVdd電位を供給するためのN+
領域117とを有しており、上記第１のＮ型MOS105は、ゲ
ートとなるゲート電極119と、ソースとなるN+領域121
と、ドレインとなるN+領域123と、Ｐ基板101にグランド
電位を供給するためのP+領域125とを有している。そし
て、同様に上記第２のＰ型MOS107は、ゲート電極125
と、ドレインおよびソースとなるP+領域127、129と、Ｎ
−ウェルにVpp電位を供給するためのN+領域131とを有し
ており、上記第２のＮ型MOS109は、ゲート電極133と、
ソートおよびドレインとなるN+領域135,137と、Ｐ基板1
01にグランド電位を供給するためのP+領域139とを有し
ている。
そして、上記の如きCMOS回路においては寄生NPNトラン
ジスタ141と寄生PNPトランジスタ143が形成される。
ジスタ141と寄生PNPトランジスタ143が形成される。
ここで、上記半導体回路（CMOS IC）が正常に動作する
ためには、Ｐ基板101の電位はグランドレベルに、Ｎ−
ウェルの電位はVppレベルまたはVddレベルで安定してい
なければならない。しかしながら、ここで、トリガーと
して上記寄生NPNトランジスタ141の近傍の基板中を瞬間
的に電流が流れると、Ｐ基板の電位がグランドレベルか
ら上昇して寄生NPNトランジスタ141がON状態となり、そ
れに伴って、寄生PNPトランジスタ143もON状態となり、
等価的にサイリスタ動作をして、電源端子145からアー
ス端子147へ制御不能の過大電流が流れ続けるラッチア
ップ現象が起こる。
ためには、Ｐ基板101の電位はグランドレベルに、Ｎ−
ウェルの電位はVppレベルまたはVddレベルで安定してい
なければならない。しかしながら、ここで、トリガーと
して上記寄生NPNトランジスタ141の近傍の基板中を瞬間
的に電流が流れると、Ｐ基板の電位がグランドレベルか
ら上昇して寄生NPNトランジスタ141がON状態となり、そ
れに伴って、寄生PNPトランジスタ143もON状態となり、
等価的にサイリスタ動作をして、電源端子145からアー
ス端子147へ制御不能の過大電流が流れ続けるラッチア
ップ現象が起こる。
また、トリガーとして上記寄生PNPトランジスタ143の近
傍のＮ−ウェル中を瞬間的に電流が流れると、Ｎ−ウェ
ルの電位がVppレベルから降下して、寄生PNPトランジス
タ143がON状態となり、それに伴って、寄生NPNトランジ
スタ141もON状態となり、等価的にサイリスタ動作をし
て、同じく電源端子145からアース端子147へ制御不能の
過電流が流れ続けるラッチアップ現象が起こる。
傍のＮ−ウェル中を瞬間的に電流が流れると、Ｎ−ウェ
ルの電位がVppレベルから降下して、寄生PNPトランジス
タ143がON状態となり、それに伴って、寄生NPNトランジ
スタ141もON状態となり、等価的にサイリスタ動作をし
て、同じく電源端子145からアース端子147へ制御不能の
過電流が流れ続けるラッチアップ現象が起こる。
トリガー電流の発生源としては、チップの内部原因で発
生する場合、上記寄生トランジスタ141,143の近くにあ
るこれらとは別のMOSトランジスタがOFF状態からONした
瞬間に、そのMOSトランジスタのドレインの近くで発生
するホットキャリアが基盤やＮ−ウェルに流れてトリガ
ー電流になると考えられる。
生する場合、上記寄生トランジスタ141,143の近くにあ
るこれらとは別のMOSトランジスタがOFF状態からONした
瞬間に、そのMOSトランジスタのドレインの近くで発生
するホットキャリアが基盤やＮ−ウェルに流れてトリガ
ー電流になると考えられる。
また、外部原因でトリガー電流が発生する場合として
は、MOSICはチップ外からの静電破壊防止としてPADに保
護用のダイオードを直結しているが、このPADに電源電
圧を越えた電圧が印加されたときに保護ダイオードがON
し過剰の電荷を基盤又はＮウェルに逃がし、この逃げた
電荷がトリガー電流となると考えられる。
は、MOSICはチップ外からの静電破壊防止としてPADに保
護用のダイオードを直結しているが、このPADに電源電
圧を越えた電圧が印加されたときに保護ダイオードがON
し過剰の電荷を基盤又はＮウェルに逃がし、この逃げた
電荷がトリガー電流となると考えられる。
ここで、上記トリガー電流の発生する傾向を、特に、３
種類の電源（グランド、5V電源Vdd,12.5v電源Vpp）を用
いた場合について考えてみる、この場合、Vdd（5V）系
のトランジスタどうしの間でラッチアップ現象が起こる
とはほとんどないが、Vpp（12.5V）系のトランジスタど
うしの間および特に、近接したVdd（5V）系のトランジ
スタとVpp（12.5V）系のトランジスタとの間でラッチア
ップ現象が起こりやすいことが知られている。、前述し
た第３図のCMOS回路では、低電位（Vdd）系Ｎ型MOSトラ
ンジスタ105と高電位（Vpp）系Ｐ型MOSトランジスタ107
との間のラッチアップ現象について説明したものであ
る。
種類の電源（グランド、5V電源Vdd,12.5v電源Vpp）を用
いた場合について考えてみる、この場合、Vdd（5V）系
のトランジスタどうしの間でラッチアップ現象が起こる
とはほとんどないが、Vpp（12.5V）系のトランジスタど
うしの間および特に、近接したVdd（5V）系のトランジ
スタとVpp（12.5V）系のトランジスタとの間でラッチア
ップ現象が起こりやすいことが知られている。、前述し
た第３図のCMOS回路では、低電位（Vdd）系Ｎ型MOSトラ
ンジスタ105と高電位（Vpp）系Ｐ型MOSトランジスタ107
との間のラッチアップ現象について説明したものであ
る。
上述した如きラッチアップ現象を防止する方法として
は、例えば、Vdd系トランジスタとVpp系トランジスタと
の間にトリガー電流を吸収する拡散層を設ける方法が知
られている。
は、例えば、Vdd系トランジスタとVpp系トランジスタと
の間にトリガー電流を吸収する拡散層を設ける方法が知
られている。
ここで、第４図を参照して、第３図の示した半導体回路
にガードリングとしての拡散層を設けてラッチアップ現
象を防止した具体例について説明する。
にガードリングとしての拡散層を設けてラッチアップ現
象を防止した具体例について説明する。
すなわち、この具体的では、第４図に示す如くに、Vdd
（低電位）系の第１のＮ型MOS105とVpp（高電位）系の
第２のＰ型MOS107との間の境界に沿ってガードリング用
Ｐ型拡散層151が配設されると共に、第２のＰ型MOS107
のＮ−ウェルの周囲に沿ってガードリング用Ｎ型拡散層
153が配設されている。
（低電位）系の第１のＮ型MOS105とVpp（高電位）系の
第２のＰ型MOS107との間の境界に沿ってガードリング用
Ｐ型拡散層151が配設されると共に、第２のＰ型MOS107
のＮ−ウェルの周囲に沿ってガードリング用Ｎ型拡散層
153が配設されている。
従って、これらの拡散層151,153によってラッチアップ
現象が防止される。他の構成は、第３図の例と同様なの
で、同じ要素には同じ番号を付して詳しい説明は省略す
る。
現象が防止される。他の構成は、第３図の例と同様なの
で、同じ要素には同じ番号を付して詳しい説明は省略す
る。
上記Ｐ型拡散層151及びＮ型拡散層153を２本設置しなけ
ればならなかった理由は二つある。発生したトリガー
電流をチップの外に扱い取るため。万一ラッチアップ
が起こっても寄生のNPNトランジスタ141またはPNPトラ
ンジスタ143にコレクタ電流が流れても、この電流を扱
い取ることによって正帰還のループを断ち切るためであ
り、141側と143側のラッチアップ電流をそれぞれ別々に
扱い取らせるためにVdd側とVpp側に拡散抵抗層を２本入
れている。
ればならなかった理由は二つある。発生したトリガー
電流をチップの外に扱い取るため。万一ラッチアップ
が起こっても寄生のNPNトランジスタ141またはPNPトラ
ンジスタ143にコレクタ電流が流れても、この電流を扱
い取ることによって正帰還のループを断ち切るためであ
り、141側と143側のラッチアップ電流をそれぞれ別々に
扱い取らせるためにVdd側とVpp側に拡散抵抗層を２本入
れている。
（発明が解決しようとする課題） しかしながら、上記の如くの拡散層を入れた結果とし
て、上記第１のＮ型MOS105と第２のＰ型MOS107との間の
距離が大きくなり、チップ面積が増大することは避けら
れず、最小のチップサイズが求められる集積回路技術に
おいては著しく不利である。更に微細化が進めば製造技
術の点からは個々の素子間隔を接近させることが可能で
あっても、前記ラッチアップを起こさないためにはVdd
系のトランジスタとVpp系のトランジスタはやはり接近
させることはできず、微細化のメリットは生かされない
という問題点があった。
て、上記第１のＮ型MOS105と第２のＰ型MOS107との間の
距離が大きくなり、チップ面積が増大することは避けら
れず、最小のチップサイズが求められる集積回路技術に
おいては著しく不利である。更に微細化が進めば製造技
術の点からは個々の素子間隔を接近させることが可能で
あっても、前記ラッチアップを起こさないためにはVdd
系のトランジスタとVpp系のトランジスタはやはり接近
させることはできず、微細化のメリットは生かされない
という問題点があった。
本発明は、上述した従来の問題点を解決するためのもの
であり、その目的は、ラッチアップ現象を生じさせずに
素子間隔を大幅に接近させることができる半導体回路を
提供することである。
であり、その目的は、ラッチアップ現象を生じさせずに
素子間隔を大幅に接近させることができる半導体回路を
提供することである。
［発明の構成］ （課題を解決するための手段） 上記課題を解決するために本発明では、接地電位と第１
の正電位との間で動作する第１のMOSトランジスタの形
成された第１の領域と、接地電位と第２の正電位との間
で動作する第１のMOSトランジスタの形成された第２の
領域とを備えた１つの半導体チップからなる半導体回路
において、前記第１の正電位と第２の正電位とは異なっ
ており、前記第１の領域と前記第２の領域との境界線を
鋏んで対峙している前記第１のMOSトランジスタと前記
第２のMOSトランジスタは同一導電型であることを特徴
とする。
の正電位との間で動作する第１のMOSトランジスタの形
成された第１の領域と、接地電位と第２の正電位との間
で動作する第１のMOSトランジスタの形成された第２の
領域とを備えた１つの半導体チップからなる半導体回路
において、前記第１の正電位と第２の正電位とは異なっ
ており、前記第１の領域と前記第２の領域との境界線を
鋏んで対峙している前記第１のMOSトランジスタと前記
第２のMOSトランジスタは同一導電型であることを特徴
とする。
（作用） すなわち、低電位系回路と高電位回路との境界をはさむ
両側のMOSトランジスタが、同じチャンネル極性となる
ように配置することによって、上記両トランジスタによ
って形成された寄生バイポーラトランジスタはサイリス
タ動作しなくなる。したがって、ラッチアップ現象は生
じなくなると共に、従来技術によって半導体回路と異な
って、ラッチアップ防止用の拡散領域が不要となる。
両側のMOSトランジスタが、同じチャンネル極性となる
ように配置することによって、上記両トランジスタによ
って形成された寄生バイポーラトランジスタはサイリス
タ動作しなくなる。したがって、ラッチアップ現象は生
じなくなると共に、従来技術によって半導体回路と異な
って、ラッチアップ防止用の拡散領域が不要となる。
したがって、低電位系及び高電位系トランジスタ間の距
離は、製造技術で定まる素子間隔一杯まで接近させるこ
とができるので、ラッチアップ現象を生じさせず、LSI
チップ面積をより小さくすることが可能となる。
離は、製造技術で定まる素子間隔一杯まで接近させるこ
とができるので、ラッチアップ現象を生じさせず、LSI
チップ面積をより小さくすることが可能となる。
（実施例） 第１図は、本発明を実施した半導体回路の構成図であ
り、第1a図は、その平面図、第1b図は、その断面図であ
る。
り、第1a図は、その平面図、第1b図は、その断面図であ
る。
第１図に示す如くに、この半導体回路は、Ｐ型基板１上
にコンプリメンタリーに接続された低電位（Vdd）系の
第１のＮ型MOS3および第１のＰ型MOS5と、コンプリメン
タリーに接続された高電位（Vpp）系の第２のＰ型MOS7
および第２のＮ型MOS9とが隣接して配設されている。
にコンプリメンタリーに接続された低電位（Vdd）系の
第１のＮ型MOS3および第１のＰ型MOS5と、コンプリメン
タリーに接続された高電位（Vpp）系の第２のＰ型MOS7
および第２のＮ型MOS9とが隣接して配設されている。
すなわち、低電位（Vdd）系と高電位（Vpp）系との境界
の両側に近接して、同じチャンネル極性の第１のＰ型MO
S5と第２のＰ型MOS7が配置されている。
の両側に近接して、同じチャンネル極性の第１のＰ型MO
S5と第２のＰ型MOS7が配置されている。
そして、上記第１のＮ型MOS3は、ゲートとなるゲート電
極11と、ドレインとなるN+領域13と、ソースとなるN+領
域15と、Ｐ型基板１にグランド電位を供給するためのP+
領域17とを有しており、上記第１のＰ型MOS5は、ゲート
となるゲート電極19と、ソートとなるP+領域21と、ドレ
インとなるP+領域23と、ＮウェルにVdd電位を供給する
ためのN+領域25とを有している。そして、同様に上記第
２のＰ型MOS7は、ゲート電極25と、ドレインおよびソー
スとなるP+領域27,29と、ＮウェルにVpp電位を供給する
ためのN+領域31とを有しており、上記第２のＮ型MOS9
は、ゲート電極33と、ソースおよびドレインとなるN+領
域35,37とＰ型基板にグランド電位を供給するためのP+
領域39とを有している。
極11と、ドレインとなるN+領域13と、ソースとなるN+領
域15と、Ｐ型基板１にグランド電位を供給するためのP+
領域17とを有しており、上記第１のＰ型MOS5は、ゲート
となるゲート電極19と、ソートとなるP+領域21と、ドレ
インとなるP+領域23と、ＮウェルにVdd電位を供給する
ためのN+領域25とを有している。そして、同様に上記第
２のＰ型MOS7は、ゲート電極25と、ドレインおよびソー
スとなるP+領域27,29と、ＮウェルにVpp電位を供給する
ためのN+領域31とを有しており、上記第２のＮ型MOS9
は、ゲート電極33と、ソースおよびドレインとなるN+領
域35,37とＰ型基板にグランド電位を供給するためのP+
領域39とを有している。
そして、上記の如き半導体回路においては、寄生NPNト
ランジスタ41と寄生PNPトランジスタ43,45が形成され
る。
ランジスタ41と寄生PNPトランジスタ43,45が形成され
る。
ここで、上記寄生NPNトランジスタ41と寄生PNPトランジ
スタ45は、第３図に示した従来例と同じ接続状態となっ
ているが、NPN寄生トランジスタ41のエミッタに相当す
るＮ−ウェル領域の電位が本実施例ではVddである様に
なっている。ここで、Vpp系の領域のでこかでホットキ
ャリアが発生した場合、NPN寄生トランジスタ41をONさ
せるにはＰ基盤１の電位がGNDからVdd＋Vf（Vfはダイオ
ード順方向電圧）まで上昇しなければならない（例え
ば、Vdd＝5Vとした場合、Vdd＋Vf＝５＋0.7＝5.7V）。
基盤電位がトリガー電流によってこれ程上昇することは
通常ないため、NPN寄生トランジスタ41がONして、PNP寄
生トランジスタ45と共にサイリスト動作して、過大電流
が端子47から端子49へ流れて、ラッチアップ現象が起こ
ることはない。同様に、NPN寄生トランジスタ41が上述
の如くにONすることはないので、他のPNP寄生トランジ
スタ43と共にサイリスタ動作することもない。
スタ45は、第３図に示した従来例と同じ接続状態となっ
ているが、NPN寄生トランジスタ41のエミッタに相当す
るＮ−ウェル領域の電位が本実施例ではVddである様に
なっている。ここで、Vpp系の領域のでこかでホットキ
ャリアが発生した場合、NPN寄生トランジスタ41をONさ
せるにはＰ基盤１の電位がGNDからVdd＋Vf（Vfはダイオ
ード順方向電圧）まで上昇しなければならない（例え
ば、Vdd＝5Vとした場合、Vdd＋Vf＝５＋0.7＝5.7V）。
基盤電位がトリガー電流によってこれ程上昇することは
通常ないため、NPN寄生トランジスタ41がONして、PNP寄
生トランジスタ45と共にサイリスト動作して、過大電流
が端子47から端子49へ流れて、ラッチアップ現象が起こ
ることはない。同様に、NPN寄生トランジスタ41が上述
の如くにONすることはないので、他のPNP寄生トランジ
スタ43と共にサイリスタ動作することもない。
次に、第２図を参照して、本発明の従う半導体回路の第
２実施例について説明する。
２実施例について説明する。
第２図に示す如くに、この半導体回路は、Ｐ型基板１上
にコンプリメンタリーに接続された低電位（Vdd）系の
第１のＰ型MOS51および第１のＮ型MOS53と、コンプリメ
ンタリーに接続された高電位（Vpp）系の第２のＮ型MOS
55および第２のＰ型MOS57とが隣接して配設されてい
る。
にコンプリメンタリーに接続された低電位（Vdd）系の
第１のＰ型MOS51および第１のＮ型MOS53と、コンプリメ
ンタリーに接続された高電位（Vpp）系の第２のＮ型MOS
55および第２のＰ型MOS57とが隣接して配設されてい
る。
すなわち、低電位（Vdd）系と高電位（Vpp）系との境界
の両側に近接して、同じチャンネル極性の第１のＮ型MO
S53と２のＮ型MOS55とが配設されている。
の両側に近接して、同じチャンネル極性の第１のＮ型MO
S53と２のＮ型MOS55とが配設されている。
そして、上記第１のＰ型MOS51は、ゲートとなるゲート
電極57と、ドレインとなるP+領域59と、ソースとなるP+
領域61と、Ｎ−ウェルにVdd電位を供給するためのN+領
域63と有しており、上記第１のＮ型MOS53は、ゲートと
なるゲート電極65と、ソースとなるN+領域67と、ドレイ
ンとなるN+領域69と、Ｐ型基板１にグランドレベルを供
給するためのP+領域71とを有している。そして、同様に
上記第２のＮ型MOS55は、ゲート電極73と、ドレインお
よびソースとなるN+領域75,77と、Ｐ型基板１にグラン
ドレベルを供給するためのP+領域79とを有しており、上
記第２のＰ型MOS57は、ゲート電極81と、ソースおよび
ドレインとなるP+領域83,85と、Ｎ−ウェルにVdd電位を
供給するためのN+領域87とを有している。
電極57と、ドレインとなるP+領域59と、ソースとなるP+
領域61と、Ｎ−ウェルにVdd電位を供給するためのN+領
域63と有しており、上記第１のＮ型MOS53は、ゲートと
なるゲート電極65と、ソースとなるN+領域67と、ドレイ
ンとなるN+領域69と、Ｐ型基板１にグランドレベルを供
給するためのP+領域71とを有している。そして、同様に
上記第２のＮ型MOS55は、ゲート電極73と、ドレインお
よびソースとなるN+領域75,77と、Ｐ型基板１にグラン
ドレベルを供給するためのP+領域79とを有しており、上
記第２のＰ型MOS57は、ゲート電極81と、ソースおよび
ドレインとなるP+領域83,85と、Ｎ−ウェルにVdd電位を
供給するためのN+領域87とを有している。
そして、上述の如き半導体回路においては、寄生NPNバ
イポーラトンジスタ89が形成される。
イポーラトンジスタ89が形成される。
すなわち、この実施例においては、N+拡散領域77、Ｐ型
基板１、およびN+領域67で形成されたNPN寄生トランジ
スタ89が１つしか形成されず、トリガー電流が流れてＰ
型基板１の電位が上昇しても、NPN寄生トランジスタ89
がオンして、N+領域77からN+領域67へ電流が流れること
はない配置となっている。
基板１、およびN+領域67で形成されたNPN寄生トランジ
スタ89が１つしか形成されず、トリガー電流が流れてＰ
型基板１の電位が上昇しても、NPN寄生トランジスタ89
がオンして、N+領域77からN+領域67へ電流が流れること
はない配置となっている。
更に、この実施例においては、PNP寄生トランジスタ構
造を持たないのでサイリスタ結合は生じずラッチアップ
現象を生じない。
造を持たないのでサイリスタ結合は生じずラッチアップ
現象を生じない。
上記の実施例においてはＮ型ウェルを形成した場合につ
いて述べたが、それぞれ電位関係を逆にすればＰ型ウェ
ルについても同様に当てはまることは言うまでもない。
更に、Ｐ型ウェル、Ｎ型ウェル双方を用いたツインウエ
ルについても同様に当てはまる。
いて述べたが、それぞれ電位関係を逆にすればＰ型ウェ
ルについても同様に当てはまることは言うまでもない。
更に、Ｐ型ウェル、Ｎ型ウェル双方を用いたツインウエ
ルについても同様に当てはまる。
［発明の効果］ 以上述べたように、低電位系回路と高電位系回路との境
界をはさむ両側のMOSトランジスタが、同じチャンネル
極性となるように配置することによって、上記両トラン
ジスタによって形成された寄生バイポーラトランジスタ
はサイリスタ動作しなくなる。したがって、ラッチアッ
プ現象は生じなくなると共に、従来技術による半導体回
路と異なって、ラッチアップ阻止用の拡散領域が不要と
なる。
界をはさむ両側のMOSトランジスタが、同じチャンネル
極性となるように配置することによって、上記両トラン
ジスタによって形成された寄生バイポーラトランジスタ
はサイリスタ動作しなくなる。したがって、ラッチアッ
プ現象は生じなくなると共に、従来技術による半導体回
路と異なって、ラッチアップ阻止用の拡散領域が不要と
なる。
したがって、低電位系および高電位系トランジスタ間の
距離は、製造技術で定まる素子間隔一杯まで接近させる
ことができるので、ラッチアップ現象を生じさせずに、
LSIチップ面積をより小さくすることが可能となる。
距離は、製造技術で定まる素子間隔一杯まで接近させる
ことができるので、ラッチアップ現象を生じさせずに、
LSIチップ面積をより小さくすることが可能となる。
第１図は、本発明に従う半導体回路の第１実施例の構成
図、 第２図は、本発明に従う半導体回路の第２実施例の構成
図、 第３図は、ラッチアップ現象の生じる従来の半導体回路
の構成図、 第４図は、第３図に示した構成の回路において、ラッチ
アップ現象を防止するためにガードリングとして拡散層
を設けた従来の半導体回路の構成図である。 １……Ｐ型基板 3,9……第１および第２のＮ型MOS 5,7……第１および第２のＰ型MOS 41……寄生NPNトランジスタ 43,35……寄生PNPトランジスタ
図、 第２図は、本発明に従う半導体回路の第２実施例の構成
図、 第３図は、ラッチアップ現象の生じる従来の半導体回路
の構成図、 第４図は、第３図に示した構成の回路において、ラッチ
アップ現象を防止するためにガードリングとして拡散層
を設けた従来の半導体回路の構成図である。 １……Ｐ型基板 3,9……第１および第２のＮ型MOS 5,7……第１および第２のＰ型MOS 41……寄生NPNトランジスタ 43,35……寄生PNPトランジスタ
Claims (2)
- 【請求項１】接地電位と第１の正電位との間で動作する
第１のMOSトランジスタの形成された第１の領域と、接
地電位と第２の正電位との間で動作する第１のMOSトラ
ンジスタの形成された第２の領域とを備えた１つの半導
体チップからなる半導体回路において、前記第１の正電
位と第２の正電位とは異なっており、前記第１の領域と
前記第２の領域との境界線を鋏んで対峙している前記第
１のMOSトランジスタと前記第２のMOSトランジスタは同
一導電型であることを特徴とする半導体回路装置。 - 【請求項２】前記第１の領域と前記第２の領域との境界
線を鋏んで対峙している前記第１のMOSトランジスタと
前記第２のMOSトランジスタは、夫々反対の導電型のMOS
トランジスタとコンプリメンタリーに接続されているこ
とを特徴とする請求項１に記載の半導体回路装置。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1023985A JPH0770689B2 (ja) | 1989-02-03 | 1989-02-03 | 半導体回路 |
| DE69033265T DE69033265T2 (de) | 1989-02-03 | 1990-02-02 | Integrierte Halbleiterschaltung mit P- und N-Kanal-MOS-Transistoren |
| KR1019900001270A KR930001289B1 (ko) | 1989-02-03 | 1990-02-02 | 반도체회로 |
| EP90102104A EP0381237B1 (en) | 1989-02-03 | 1990-02-02 | Integrated semiconductor circuit with p and n channel MOS transistors |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1023985A JPH0770689B2 (ja) | 1989-02-03 | 1989-02-03 | 半導体回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02205067A JPH02205067A (ja) | 1990-08-14 |
| JPH0770689B2 true JPH0770689B2 (ja) | 1995-07-31 |
Family
ID=12125867
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1023985A Expired - Fee Related JPH0770689B2 (ja) | 1989-02-03 | 1989-02-03 | 半導体回路 |
Country Status (4)
| Country | Link |
|---|---|
| EP (1) | EP0381237B1 (ja) |
| JP (1) | JPH0770689B2 (ja) |
| KR (1) | KR930001289B1 (ja) |
| DE (1) | DE69033265T2 (ja) |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0574699A2 (de) * | 1992-05-20 | 1993-12-22 | Akzo Nobel N.V. | Dialysemembran aus Celluloseacetat |
| US5814845A (en) * | 1995-01-10 | 1998-09-29 | Carnegie Mellon University | Four rail circuit architecture for ultra-low power and voltage CMOS circuit design |
| US6366061B1 (en) | 1999-01-13 | 2002-04-02 | Carnegie Mellon University | Multiple power supply circuit architecture |
| DE19919129A1 (de) * | 1999-04-27 | 2000-11-09 | Siemens Ag | Substratkontakt für eine leitende Wanne in einer Halbleiterspeicheranordnung |
| JP5022013B2 (ja) * | 2006-12-12 | 2012-09-12 | 株式会社豊田中央研究所 | 静電気保護用半導体装置および自動車用複合ｉｃ |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61100947A (ja) * | 1984-10-22 | 1986-05-19 | Toshiba Corp | 半導体集積回路装置 |
| JPS6273656A (ja) * | 1985-09-26 | 1987-04-04 | Toshiba Corp | 半導体装置 |
-
1989
- 1989-02-03 JP JP1023985A patent/JPH0770689B2/ja not_active Expired - Fee Related
-
1990
- 1990-02-02 KR KR1019900001270A patent/KR930001289B1/ko not_active Expired - Fee Related
- 1990-02-02 EP EP90102104A patent/EP0381237B1/en not_active Expired - Lifetime
- 1990-02-02 DE DE69033265T patent/DE69033265T2/de not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| DE69033265T2 (de) | 2000-01-05 |
| KR930001289B1 (ko) | 1993-02-25 |
| EP0381237A2 (en) | 1990-08-08 |
| KR900013655A (ko) | 1990-09-06 |
| EP0381237A3 (en) | 1991-03-27 |
| EP0381237B1 (en) | 1999-09-01 |
| DE69033265D1 (de) | 1999-10-07 |
| JPH02205067A (ja) | 1990-08-14 |
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|---|---|---|---|
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