JPH04304645A - 半導体素子の実装方法 - Google Patents
半導体素子の実装方法Info
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- JPH04304645A JPH04304645A JP6866791A JP6866791A JPH04304645A JP H04304645 A JPH04304645 A JP H04304645A JP 6866791 A JP6866791 A JP 6866791A JP 6866791 A JP6866791 A JP 6866791A JP H04304645 A JPH04304645 A JP H04304645A
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- Japan
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- conductive filler
- circuit board
- semiconductor element
- recess
- electrode
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-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K3/00—Apparatus or processes for manufacturing printed circuits
- H05K3/30—Assembling printed circuits with electric components, e.g. with resistors
- H05K3/32—Assembling printed circuits with electric components, e.g. with resistors electrically connecting electric components or wires to printed circuits
- H05K3/321—Assembling printed circuits with electric components, e.g. with resistors electrically connecting electric components or wires to printed circuits by conductive adhesives
Landscapes
- Electric Connection Of Electric Components To Printed Circuits (AREA)
- Wire Bonding (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は回路基板上への半導体素
子（ＩＣ）の実装方法に関するものである。
子（ＩＣ）の実装方法に関するものである。
【０００２】
【従来の技術】従来、このような分野の技術としては、
例えば、特開昭６２−２４４１４２号に記載されるよう
なものがあった。図４はかかる従来の半導体素子の実装
断面図である。この図に示すように、１はＩＣチップと
の電気的接続をとるためのＩＴＯ電極２が形成されたガ
ラス基板、３はＩＣチップとガラス基板１とを固定接着
するための接着剤、４はＩＣチップとＩＴＯ電極２との
電気的接続に寄与し接着剤中に含まれる導電性フィラー
であり、ここで、接着剤３と導電性フィラー４とで異方
性導電接着剤５を構成している。６はＩＣチップ、７は
ＩＣチップ６上に形成されたＡｌ電極、８はＡｌ電極上
に形成されたＡｕバンプ、９はＩＣチップ上の回路配線
を、例えば、湿度等から保護し、また、外部との電気的
接触を防ぐための絶縁層である。
例えば、特開昭６２−２４４１４２号に記載されるよう
なものがあった。図４はかかる従来の半導体素子の実装
断面図である。この図に示すように、１はＩＣチップと
の電気的接続をとるためのＩＴＯ電極２が形成されたガ
ラス基板、３はＩＣチップとガラス基板１とを固定接着
するための接着剤、４はＩＣチップとＩＴＯ電極２との
電気的接続に寄与し接着剤中に含まれる導電性フィラー
であり、ここで、接着剤３と導電性フィラー４とで異方
性導電接着剤５を構成している。６はＩＣチップ、７は
ＩＣチップ６上に形成されたＡｌ電極、８はＡｌ電極上
に形成されたＡｕバンプ、９はＩＣチップ上の回路配線
を、例えば、湿度等から保護し、また、外部との電気的
接触を防ぐための絶縁層である。
【０００３】以上のような半導体素子の実装工程を図３
を参照しながら説明する。まず、図３（ａ）に示すよう
に、ガラス基板からなる回路基板１上に異方性導電接着
剤５を形成する。通常この工程は、予め所定の分散量で
分散された導電性フィラー４含んだ異方性導電接着剤５
を回路基板１上に仮接着させる。次いで、図３（ｂ）に
示すように、回路基板１上へＡｕバンプ８が形成された
ＩＣチップ６を位置合わせする。
を参照しながら説明する。まず、図３（ａ）に示すよう
に、ガラス基板からなる回路基板１上に異方性導電接着
剤５を形成する。通常この工程は、予め所定の分散量で
分散された導電性フィラー４含んだ異方性導電接着剤５
を回路基板１上に仮接着させる。次いで、図３（ｂ）に
示すように、回路基板１上へＡｕバンプ８が形成された
ＩＣチップ６を位置合わせする。
【０００４】次に、図３（ｃ）に示すように、ＩＣチッ
プ６をツールにて加熱圧着し工程が完了する。
プ６をツールにて加熱圧着し工程が完了する。
【０００５】
【発明が解決しようとする課題】しかしながら、上記し
た従来の半導体素子の実装工程では、微細なＩＣチップ
６の電極の接続において、電気的接続が行われたか否は
異方性導電接着剤５中に分散される導電性フィラー４の
分散量に左右されるという問題点があった。本発明は、
上記問題点を除去し、導電性フィラーを介して電気的接
続を行う半導体素子の実装方法において、電気的接続不
良をなくし、電気的接続の信頼性に優れた半導体素子の
実装方法を提供することを目的とする。
た従来の半導体素子の実装工程では、微細なＩＣチップ
６の電極の接続において、電気的接続が行われたか否は
異方性導電接着剤５中に分散される導電性フィラー４の
分散量に左右されるという問題点があった。本発明は、
上記問題点を除去し、導電性フィラーを介して電気的接
続を行う半導体素子の実装方法において、電気的接続不
良をなくし、電気的接続の信頼性に優れた半導体素子の
実装方法を提供することを目的とする。
【０００６】
【課題を解決するための手段】本発明は、上記目的を達
成するために、回路基板上への導電性フィラーを介した
半導体素子の実装方法において、回路基板上に凹部形状
をした電極部以外の部位に絶縁性膜を形成する工程と、
該凹部に導電性フィラーを入れる工程と、該導電性フィ
ラーが入った凹部に接着剤を入れる工程と、前記導電性
フィラーを介して半導体素子を回路基板上へ実装する工
程とを施すようにしたものである。
成するために、回路基板上への導電性フィラーを介した
半導体素子の実装方法において、回路基板上に凹部形状
をした電極部以外の部位に絶縁性膜を形成する工程と、
該凹部に導電性フィラーを入れる工程と、該導電性フィ
ラーが入った凹部に接着剤を入れる工程と、前記導電性
フィラーを介して半導体素子を回路基板上へ実装する工
程とを施すようにしたものである。
【０００７】また、回路基板上への導電性フィラーを介
した半導体素子の実装方法において、回路基板上の電極
部に凹部を形成する工程と、その形成された凹部に導電
性フィラーを入れる工程と、該凹部に接着剤を入れる工
程と、該導電性フィラーを介して回路基板上に半導体素
子を実装する工程とを施すようにしたものである。
した半導体素子の実装方法において、回路基板上の電極
部に凹部を形成する工程と、その形成された凹部に導電
性フィラーを入れる工程と、該凹部に接着剤を入れる工
程と、該導電性フィラーを介して回路基板上に半導体素
子を実装する工程とを施すようにしたものである。
【０００８】
【作用】本発明によれば、電極部を凹部形状とし、その
中へ導電性フィラーと接着剤を入れ、導電性フィラーを
介して半導体素子を回路基板上へ実装するようにしたの
で、導電性フィラーを回路基板上の電極部（透明電極）
に集中することができ、半導体素子（ＩＣチップ）の電
極部と回路基板の電極部間での導電性フィラーの逸脱に
よる電気的接続不良をなくすことができる。また、電極
間のショートを防ぐことができる。
中へ導電性フィラーと接着剤を入れ、導電性フィラーを
介して半導体素子を回路基板上へ実装するようにしたの
で、導電性フィラーを回路基板上の電極部（透明電極）
に集中することができ、半導体素子（ＩＣチップ）の電
極部と回路基板の電極部間での導電性フィラーの逸脱に
よる電気的接続不良をなくすことができる。また、電極
間のショートを防ぐことができる。
【０００９】
【実施例】以下、本発明の実施例について図面を参照し
ながら詳細に説明する。図１は本発明の実施例を示す半
導体素子の実装工程断面図である。まず、図１（ａ）に
示すように、透明電極１１が形成された透明な回路基板
１０上に、凹部１３形状をした電極部以外の部位に、例
えば、ＳｉＯ２ のような絶縁性透明膜１２を数千Å〜
数μｍの厚さで形成する。形成方法はスパッタ、Ｐ−Ｃ
ＶＤ等のような装置で成膜後、ホトリソによりパターン
形成してもよいし、厚膜印刷法のような方法で形成して
もよい。ここで、絶縁性透明膜１２の膜厚をａとする。
ながら詳細に説明する。図１は本発明の実施例を示す半
導体素子の実装工程断面図である。まず、図１（ａ）に
示すように、透明電極１１が形成された透明な回路基板
１０上に、凹部１３形状をした電極部以外の部位に、例
えば、ＳｉＯ２ のような絶縁性透明膜１２を数千Å〜
数μｍの厚さで形成する。形成方法はスパッタ、Ｐ−Ｃ
ＶＤ等のような装置で成膜後、ホトリソによりパターン
形成してもよいし、厚膜印刷法のような方法で形成して
もよい。ここで、絶縁性透明膜１２の膜厚をａとする。
【００１０】次に、図１（ｂ）に示すように、直径数千
Å〜数μｍの導電性フィラー１４を透明電極１１と絶縁
性透明膜１２によって形成された凹部１３に入れる。こ
の時、絶縁性透明膜１２の膜厚ａは、凹部１３に入れた
導電性フィラー１４の高さｂより小さい、つまりｂ＞ａ
の関係を満たさなくてはならない。次いで、図１（ｃ）
に示すように、透明電極１１の凹部１３の導電性フィラ
ー１４上に紫外線硬化型接着剤１５を入れる。
Å〜数μｍの導電性フィラー１４を透明電極１１と絶縁
性透明膜１２によって形成された凹部１３に入れる。こ
の時、絶縁性透明膜１２の膜厚ａは、凹部１３に入れた
導電性フィラー１４の高さｂより小さい、つまりｂ＞ａ
の関係を満たさなくてはならない。次いで、図１（ｃ）
に示すように、透明電極１１の凹部１３の導電性フィラ
ー１４上に紫外線硬化型接着剤１５を入れる。
【００１１】次に、図１（ｄ）に示すように、ＩＣチッ
プ１６と回路基板１０を周知の方法にて位置合わせをし
、ＩＣチップ電極１７が紫外線硬化型接着剤１５と導電
性フィラー１４上にくるようにする。次いで、図１（ｅ
）に示すように、加圧するとともに、回路基板１０側の
光源１８から紫外線を照射することにより、半導体素子
の実装工程が完了する。
プ１６と回路基板１０を周知の方法にて位置合わせをし
、ＩＣチップ電極１７が紫外線硬化型接着剤１５と導電
性フィラー１４上にくるようにする。次いで、図１（ｅ
）に示すように、加圧するとともに、回路基板１０側の
光源１８から紫外線を照射することにより、半導体素子
の実装工程が完了する。
【００１２】このように構成することにより、図２に示
すように導電性フィラー１４を介して、ＩＣチップ電極
１７と透明電極１１とは確実な電気的接続を行うことが
でき、回路基板１０上へのＩＣチップ１６の実装を行う
ことができる。次に、本発明の他の実施例について図を
参照しながら説明する。図５は本発明の他の実施例を示
す半導体素子の実装工程断面図である。
すように導電性フィラー１４を介して、ＩＣチップ電極
１７と透明電極１１とは確実な電気的接続を行うことが
でき、回路基板１０上へのＩＣチップ１６の実装を行う
ことができる。次に、本発明の他の実施例について図を
参照しながら説明する。図５は本発明の他の実施例を示
す半導体素子の実装工程断面図である。
【００１３】まず、図５（ａ）に示すように、回路基板
２０上に透明電極２１を形成する。電極はスパッタリン
グ、蒸着、ＣＶＤ等の装置によって成膜を行ない、ホト
リソ工程によりＩＣの電極があたる部分に凹部２２（穴
を含む）を形成してもよいし、厚膜印刷により形成して
もよい。厚さは数千Å〜数μｍである。ここで、透明電
極２１の膜厚をａとする。
２０上に透明電極２１を形成する。電極はスパッタリン
グ、蒸着、ＣＶＤ等の装置によって成膜を行ない、ホト
リソ工程によりＩＣの電極があたる部分に凹部２２（穴
を含む）を形成してもよいし、厚膜印刷により形成して
もよい。厚さは数千Å〜数μｍである。ここで、透明電
極２１の膜厚をａとする。
【００１４】次に、図５（ｂ）に示すように、直径数千
Å〜数μｍの導電性フィラー２３を透明電極２１中に形
成された凹部２２に入れる。この時の凹部２２に入った
状態の導電性フィラーの高さｂは透明電極の膜厚ａより
高くなくてはならない。つまり、ｂ＞ａの関係を満たさ
なくてはならない。次に、図５（ｃ）に示すように、透
明電極２１と導電性フィラー２３に紫外線硬化型接着剤
２４をかける。
Å〜数μｍの導電性フィラー２３を透明電極２１中に形
成された凹部２２に入れる。この時の凹部２２に入った
状態の導電性フィラーの高さｂは透明電極の膜厚ａより
高くなくてはならない。つまり、ｂ＞ａの関係を満たさ
なくてはならない。次に、図５（ｃ）に示すように、透
明電極２１と導電性フィラー２３に紫外線硬化型接着剤
２４をかける。
【００１５】次に、図５（ｄ）に示すように、ＩＣチッ
プ２５と回路基板２０を周知の方法にて位置合わせをし
て、ＩＣチップ電極２６が紫外線硬化型接着剤２４、導
電性フィラー２３上にくるようにして、加圧するととも
に、回路基板２０側の光源２７から紫外線を照射するこ
とにより、半導体素子の実装工程が完了する。このよう
に構成することにより、図６に示すように、導電性フィ
ラー２３を介して、ＩＣチップ電極２６と透明電極２１
とは確実な電気的接続を行うことができ、回路基板２０
へのＩＣチップ２５の実装を行うことができる。なお、
図６（ａ）は半導体素子の実装断面図、図６（ｂ）はそ
の半導体素子の実装平面図である。
プ２５と回路基板２０を周知の方法にて位置合わせをし
て、ＩＣチップ電極２６が紫外線硬化型接着剤２４、導
電性フィラー２３上にくるようにして、加圧するととも
に、回路基板２０側の光源２７から紫外線を照射するこ
とにより、半導体素子の実装工程が完了する。このよう
に構成することにより、図６に示すように、導電性フィ
ラー２３を介して、ＩＣチップ電極２６と透明電極２１
とは確実な電気的接続を行うことができ、回路基板２０
へのＩＣチップ２５の実装を行うことができる。なお、
図６（ａ）は半導体素子の実装断面図、図６（ｂ）はそ
の半導体素子の実装平面図である。
【００１６】また、上記した各実施例における紫外線硬
化型接着剤に代えて、例えば、熱を加えると硬化する熱
硬化型の接着剤等を用いても同様の効果を奏することが
できる。この時の接着剤の硬化方法は使用する接着剤に
適したものを用いればよい。更に、上記した回路基板１
０，２０、電極１１，２１、絶縁性膜１２は透明である
必要がない場合もある。また、導電性フィラーの直径を
より微細化にすることにより、微細電極の接続が可能と
なる。
化型接着剤に代えて、例えば、熱を加えると硬化する熱
硬化型の接着剤等を用いても同様の効果を奏することが
できる。この時の接着剤の硬化方法は使用する接着剤に
適したものを用いればよい。更に、上記した回路基板１
０，２０、電極１１，２１、絶縁性膜１２は透明である
必要がない場合もある。また、導電性フィラーの直径を
より微細化にすることにより、微細電極の接続が可能と
なる。
【００１７】なお、本発明は上記実施例に限定されるも
のではなく、本発明の趣旨に基づいて種々の変形が可能
であり、これらを本発明の範囲から排除するものではな
い。
のではなく、本発明の趣旨に基づいて種々の変形が可能
であり、これらを本発明の範囲から排除するものではな
い。
【００１８】
【発明の効果】以上、詳細に説明したように、本発明に
よれば、次のような効果を奏することができる。電極部
を凹部形状とし、その中へ導電性フィラーと接着剤を入
れ、導電性フィラーを介して半導体素子を回路基板上へ
実装するようにしたので、導電性フィラーを回路基板上
の電極部（透明電極）に集中することができ、半導体素
子（ＩＣチップ）の電極部と回路基板の電極部間での導
電性フィラーの逸脱による電気的接続不良をなくすこと
ができる。また、電極間のショートを防ぐことができる
。
よれば、次のような効果を奏することができる。電極部
を凹部形状とし、その中へ導電性フィラーと接着剤を入
れ、導電性フィラーを介して半導体素子を回路基板上へ
実装するようにしたので、導電性フィラーを回路基板上
の電極部（透明電極）に集中することができ、半導体素
子（ＩＣチップ）の電極部と回路基板の電極部間での導
電性フィラーの逸脱による電気的接続不良をなくすこと
ができる。また、電極間のショートを防ぐことができる
。
【図１】本発明の実施例を示す半導体素子の実装工程断
面図である。
面図である。
【図２】本発明の実施例を示す半導体素子の実装断面図
である。
である。
【図３】従来の半導体素子の実装工程断面図である。
【図４】従来の半導体素子の実装断面図である。
【図５】本発明の他の実施例を示す半導体素子の実装工
程断面図である。
程断面図である。
【図６】本発明の他の実施例を示す半導体素子の実装状
態を示す図である。
態を示す図である。
１０，２０ 回路基板
１１，２１ 透明電極
１２ 絶縁性透明膜
１３，２２ 凹部
１４，２３ 導電性フィラー
１５，２４ 紫外線硬化型接着剤１６，２５
ＩＣチップ １７，２６ ＩＣチップ電極 １８，２７ 光源
ＩＣチップ １７，２６ ＩＣチップ電極 １８，２７ 光源
Claims (4)
- 【請求項１】 回路基板上への導電性フィラーを介し
た半導体素子の実装方法において、（ａ）回路基板上に
凹部形状をした電極部以外の部位に絶縁性膜を形成する
工程と、（ｂ）該凹部に導電性フィラーを入れる工程と
、（ｃ）該導電性フィラーが入った凹部に接着剤を入れ
る工程と、（ｄ）前記導電性フィラーを介して半導体素
子を回路基板上へ実装する工程とを施すことを特徴とす
る半導体素子の実装方法。 - 【請求項２】 請求項１記載の半導体素子の実装方法
において、前記絶縁性膜の膜厚ａは凹部に入った導電性
フィラーの高さｂよりも低くしたことを特徴とする半導
体素子の実装方法。 - 【請求項３】 回路基板上への導電性フィラーを介し
た半導体素子の実装方法において、（ａ）回路基板上の
電極部に凹部を形成する工程と、（ｂ）その形成された
凹部に導電性フィラーを入れる工程と、（ｃ）該凹部に
接着剤を入れる工程と、（ｄ）該導電性フィラーを介し
て回路基板上に半導体素子を実装する工程とを施すこと
を特徴とする半導体素子の実装方法。 - 【請求項４】 請求項３記載の半導体素子の実装方法
において、前記電極部の高さａは凹部に入った導電性フ
ィラーの高さｂよりも低くしたことを特徴とする半導体
素子の実装方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6866791A JPH04304645A (ja) | 1991-04-02 | 1991-04-02 | 半導体素子の実装方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6866791A JPH04304645A (ja) | 1991-04-02 | 1991-04-02 | 半導体素子の実装方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04304645A true JPH04304645A (ja) | 1992-10-28 |
Family
ID=13380297
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6866791A Withdrawn JPH04304645A (ja) | 1991-04-02 | 1991-04-02 | 半導体素子の実装方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04304645A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH08236577A (ja) * | 1995-02-28 | 1996-09-13 | Nec Corp | フェイスダウン実装方法 |
| JP2006093420A (ja) * | 2004-09-24 | 2006-04-06 | Oki Electric Ind Co Ltd | 半導体装置の実装方法 |
| JP2007208568A (ja) * | 2006-01-31 | 2007-08-16 | Nippon Dempa Kogyo Co Ltd | 表面実装水晶発振器 |
| JP2021177503A (ja) * | 2020-05-07 | 2021-11-11 | 国立大学法人信州大学 | 接合構造、チップ、基板、導電性フィラー含有ペースト及び接合構造の製造方法 |
-
1991
- 1991-04-02 JP JP6866791A patent/JPH04304645A/ja not_active Withdrawn
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH08236577A (ja) * | 1995-02-28 | 1996-09-13 | Nec Corp | フェイスダウン実装方法 |
| JP2006093420A (ja) * | 2004-09-24 | 2006-04-06 | Oki Electric Ind Co Ltd | 半導体装置の実装方法 |
| JP2007208568A (ja) * | 2006-01-31 | 2007-08-16 | Nippon Dempa Kogyo Co Ltd | 表面実装水晶発振器 |
| JP2021177503A (ja) * | 2020-05-07 | 2021-11-11 | 国立大学法人信州大学 | 接合構造、チップ、基板、導電性フィラー含有ペースト及び接合構造の製造方法 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Application deemed to be withdrawn because no request for examination was validly filed |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19980711 |