JPH04304668A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPH04304668A JPH04304668A JP6963491A JP6963491A JPH04304668A JP H04304668 A JPH04304668 A JP H04304668A JP 6963491 A JP6963491 A JP 6963491A JP 6963491 A JP6963491 A JP 6963491A JP H04304668 A JPH04304668 A JP H04304668A
- Authority
- JP
- Japan
- Prior art keywords
- layer
- resistance
- type
- oxide film
- channel
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 239000004065 semiconductor Substances 0.000 title claims description 9
- 238000009792 diffusion process Methods 0.000 claims description 26
- 239000000758 substrate Substances 0.000 claims description 3
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 abstract description 10
- 229910052814 silicon oxide Inorganic materials 0.000 abstract description 10
- 229910021420 polycrystalline silicon Inorganic materials 0.000 abstract description 5
- 229920005591 polysilicon Polymers 0.000 abstract description 5
- 238000004519 manufacturing process Methods 0.000 abstract description 4
- 229910052751 metal Inorganic materials 0.000 abstract description 3
- 239000002184 metal Substances 0.000 abstract description 3
- 230000003647 oxidation Effects 0.000 abstract description 3
- 238000007254 oxidation reaction Methods 0.000 abstract description 3
- 239000002131 composite material Substances 0.000 abstract description 2
- 238000002844 melting Methods 0.000 abstract description 2
- 230000008018 melting Effects 0.000 abstract description 2
- 238000000034 method Methods 0.000 abstract description 2
- 230000003071 parasitic effect Effects 0.000 abstract description 2
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 2
- 229910052796 boron Inorganic materials 0.000 description 2
- 150000002500 ions Chemical class 0.000 description 2
- 238000002955 isolation Methods 0.000 description 2
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 1
- 238000003491 array Methods 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- 230000007547 defect Effects 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000000605 extraction Methods 0.000 description 1
- 238000002513 implantation Methods 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
- WQJQOUPTWCFRMM-UHFFFAOYSA-N tungsten disilicide Chemical compound [Si]#[W]#[Si] WQJQOUPTWCFRMM-UHFFFAOYSA-N 0.000 description 1
- 229910021342 tungsten silicide Inorganic materials 0.000 description 1
Landscapes
- Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は半導体装置に関し、特に
バイポーラ集積回路およびＢｉ−ＣＭＯＳ集積回路に用
いられる可変抵抗素子に関するものである。
バイポーラ集積回路およびＢｉ−ＣＭＯＳ集積回路に用
いられる可変抵抗素子に関するものである。
【０００２】
【従来の技術】拡散抵抗を用いた抵抗素子としては超高
集積回路において拡散層と素子分離用のフィールド酸化
膜との間に隙間のないｗａｌｌｅｄ型抵抗素子と、抵抗
値を決める低濃度拡散層とフィールド酸化膜との間に隙
間があって抵抗値の精度の良い一般的なｎｏｎ−ｗａｌ
ｌｅｄ型抵抗素子とがある。
集積回路において拡散層と素子分離用のフィールド酸化
膜との間に隙間のないｗａｌｌｅｄ型抵抗素子と、抵抗
値を決める低濃度拡散層とフィールド酸化膜との間に隙
間があって抵抗値の精度の良い一般的なｎｏｎ−ｗａｌ
ｌｅｄ型抵抗素子とがある。
【０００３】従来技術によるｎｏｎ−ｗａｌｌｅｄ型抵
抗素子について、図３（ａ）の平面図およびそのＡ−Ｂ
断面図である図３（ｂ）を参照して説明する。
抗素子について、図３（ａ）の平面図およびそのＡ−Ｂ
断面図である図３（ｂ）を参照して説明する。
【０００４】Ｐ型シリコン基板（図示せず）上に形成さ
れたＮ型エピタキシャル層１に選択酸化法により厚さ０
．６〜１．０μｍの酸化シリコン膜２を形成して、素子
領域３を区分する。つぎに素子領域３上に厚さ１０〜１
５０ｎｍの酸化シリコン膜４を形成する。
れたＮ型エピタキシャル層１に選択酸化法により厚さ０
．６〜１．０μｍの酸化シリコン膜２を形成して、素子
領域３を区分する。つぎに素子領域３上に厚さ１０〜１
５０ｎｍの酸化シリコン膜４を形成する。
【０００５】つぎに硼素を加速エネルギー１５〜３５ｋ
ｅＶ、注入量（ドース）１〜５×１０１３ｃｍ−２イオ
ン注入して層抵抗１〜５ｋΩ／□の第１のＰ型拡散層５
を形成する。表面欠陥防止のため酸化シリコン膜５の上
から真性ベースと同時に形成される。
ｅＶ、注入量（ドース）１〜５×１０１３ｃｍ−２イオ
ン注入して層抵抗１〜５ｋΩ／□の第１のＰ型拡散層５
を形成する。表面欠陥防止のため酸化シリコン膜５の上
から真性ベースと同時に形成される。
【０００６】つぎに硼素を加速エネルギー３０ｋｅＶ、
注入量（ドース）５〜１０×１０１５ｃｍ−２イオン注
入して金属配線層（図示せず）と接続するための層抵抗
７０〜２００Ω／□の第２のＰ型拡散層６，６ａを形成
する。バイポーラトランジスタのベース引き出し層およ
びＰチャネルＭＯＳＦＥＴのソース−ドレイン拡散層と
同時に形成される。
注入量（ドース）５〜１０×１０１５ｃｍ−２イオン注
入して金属配線層（図示せず）と接続するための層抵抗
７０〜２００Ω／□の第２のＰ型拡散層６，６ａを形成
する。バイポーラトランジスタのベース引き出し層およ
びＰチャネルＭＯＳＦＥＴのソース−ドレイン拡散層と
同時に形成される。
【０００７】図４に従来の抵抗素子を用いたＢｉ−ＣＭ
ＯＳ型論理回路を示す。２個のＮＰＮ型バイポーラトラ
ンジスタＱ４ ，Ｑ５ と、２個のＮチャネルＭＯＳＦ
ＥＴＱ２ ，Ｑ３ 、１個のＰチャネルＭＯＳＦＥＴＱ
１ および１個の抵抗素子Ｒから構成されている。
ＯＳ型論理回路を示す。２個のＮＰＮ型バイポーラトラ
ンジスタＱ４ ，Ｑ５ と、２個のＮチャネルＭＯＳＦ
ＥＴＱ２ ，Ｑ３ 、１個のＰチャネルＭＯＳＦＥＴＱ
１ および１個の抵抗素子Ｒから構成されている。
【０００８】抵抗素子ＲはＮＰＮトランジスタＱ４ を
オフ、ＮＰＮトランジスタＱ５ をオンにして出力端子
ＯＵＴを接地電位とするときは、ＮチャネルＭＯＳＦＥ
ＴＱ３ を通じて出力端子ＯＵＴからの電荷をＮＰＮト
ランジスタＱ５ のベース電極への電流供給源として動
作する。
オフ、ＮＰＮトランジスタＱ５ をオンにして出力端子
ＯＵＴを接地電位とするときは、ＮチャネルＭＯＳＦＥ
ＴＱ３ を通じて出力端子ＯＵＴからの電荷をＮＰＮト
ランジスタＱ５ のベース電極への電流供給源として動
作する。
【０００９】抵抗素子ＲはＮＰＮトランジスタＱ４ を
オン、ＮＰＮトランジスタＱ５ をオフにして出力端子
ＯＵＴを電源電位とするときは、ＮＰＮトランジスタＱ
５ のベース蓄積電荷を接地電位へ引き抜く役割を果す
。
オン、ＮＰＮトランジスタＱ５ をオフにして出力端子
ＯＵＴを電源電位とするときは、ＮＰＮトランジスタＱ
５ のベース蓄積電荷を接地電位へ引き抜く役割を果す
。
【００１０】
【発明が解決しようとする課題】Ｂｉ−ＣＭＯＳ論理回
路に用いられる抵抗素子Ｒの抵抗値は論理回路の遅延時
間と密接に関係する。
路に用いられる抵抗素子Ｒの抵抗値は論理回路の遅延時
間と密接に関係する。
【００１１】図４において、抵抗値が大き過ぎるとＮＰ
ＮトランジスタＱ５のベース蓄積電荷の引き抜きに時間
を要する。その間ＮＰＮトランジスタＱ４ ，Ｑ５ を
通じて貫通電流が流れ、ＮＰＮトランジスタＱ４ から
負荷に供給される電流が減って遅延時間が長くなる。
ＮトランジスタＱ５のベース蓄積電荷の引き抜きに時間
を要する。その間ＮＰＮトランジスタＱ４ ，Ｑ５ を
通じて貫通電流が流れ、ＮＰＮトランジスタＱ４ から
負荷に供給される電流が減って遅延時間が長くなる。
【００１２】抵抗値が小さ過ぎるとＮチャネルＭＯＳＦ
ＥＴＱ３ を介してＮＰＮトランジスタＱ５ のベース
に供給されるべき電流が抵抗素子Ｒに供給され、ＮＰＮ
トランジスタＱ５ がオンする時間に遅れを生じる。
ＥＴＱ３ を介してＮＰＮトランジスタＱ５ のベース
に供給されるべき電流が抵抗素子Ｒに供給され、ＮＰＮ
トランジスタＱ５ がオンする時間に遅れを生じる。
【００１３】図５に示すように抵抗素子Ｒの抵抗値の最
適値は負荷（ｆａｎ−ｏｕｔ）の大きさによっても変化
する。
適値は負荷（ｆａｎ−ｏｕｔ）の大きさによっても変化
する。
【００１４】予め回路構成の平均値に合せて設計される
Ｂｉ−ＣＭＯＳゲートアレイにおいては、最適化した回
路構成にできないという問題があった。
Ｂｉ−ＣＭＯＳゲートアレイにおいては、最適化した回
路構成にできないという問題があった。
【００１５】
【課題を解決するための手段】本発明の半導体装置は、
一導電型半導体基板上に選択的に形成された第１の絶縁
膜に囲まれた素子領域内に形成された第１の逆導電型拡
散層と、前記素子領域上に第２の絶縁膜が形成され、前
記第２の絶縁膜上に選択的に形成された電極層と、前記
第１の逆導電型拡散層の両端に前記電極層と自己整合し
て形成された第２の逆導電型拡散層とからなるものであ
る。
一導電型半導体基板上に選択的に形成された第１の絶縁
膜に囲まれた素子領域内に形成された第１の逆導電型拡
散層と、前記素子領域上に第２の絶縁膜が形成され、前
記第２の絶縁膜上に選択的に形成された電極層と、前記
第１の逆導電型拡散層の両端に前記電極層と自己整合し
て形成された第２の逆導電型拡散層とからなるものであ
る。
【００１６】
【実施例】本発明の第１の実施例について、図１（ａ）
の平面図およびそのＡ−Ｂ断面図である図１（ｂ）を参
照して説明する。
の平面図およびそのＡ−Ｂ断面図である図１（ｂ）を参
照して説明する。
【００１７】Ｎ型エピタキシャル層１に選択酸化法によ
り酸化シリコン膜２を形成する。つぎに素子領域３に厚
さ１０〜３０ｎｍの酸化シリコン膜４を形成したのち、
第１のＰ型拡散層５を形成する。
り酸化シリコン膜２を形成する。つぎに素子領域３に厚
さ１０〜３０ｎｍの酸化シリコン膜４を形成したのち、
第１のＰ型拡散層５を形成する。
【００１８】さらに燐ドープポリシリコンまたはポリシ
リコンと高融点金属との積層構造の電極層７を形成する
。ここでは厚さ２００ｎｍのポリシリコンと厚さ２００
ｎｍのタングステンシリサイド層を形成した。Ｂｉ−Ｃ
ＭＯＳ論理回路の製造工程では、酸化シリコン膜４およ
び電極層７はそれぞれゲート酸化膜およびゲート電極と
同時に形成される。
リコンと高融点金属との積層構造の電極層７を形成する
。ここでは厚さ２００ｎｍのポリシリコンと厚さ２００
ｎｍのタングステンシリサイド層を形成した。Ｂｉ−Ｃ
ＭＯＳ論理回路の製造工程では、酸化シリコン膜４およ
び電極層７はそれぞれゲート酸化膜およびゲート電極と
同時に形成される。
【００１９】つぎに電極層７をマスクとして自己整合で
第２のＰ型拡散層６，６ａを形成する。
第２のＰ型拡散層６，６ａを形成する。
【００２０】本実施例の抵抗素子の動作について説明す
る。図１（ａ）において第１のＰ型拡散層５は層抵抗２
ｋΩ／□、長さｌ１ ＝６．０μｍ、幅ｗ１ ＝２．４
μｍで、第２のＰ型拡散層６，６ａ間で５ｋΩの抵抗値
をもっている。
る。図１（ａ）において第１のＰ型拡散層５は層抵抗２
ｋΩ／□、長さｌ１ ＝６．０μｍ、幅ｗ１ ＝２．４
μｍで、第２のＰ型拡散層６，６ａ間で５ｋΩの抵抗値
をもっている。
【００２１】素子領域３内部はチャネル長ｌ１ ＝６．
０μｍ、チャネル幅ｗ２ ＝１．０μｍ、第２のＰ型拡
散層６，６ａをソース−ドレインとする２個のＰチャネ
ルＭＯＳＦＥＴと、長さｌ１ ＝６．０μｍ、幅ｗ１
＝２．４μｍのＰ型拡散層５抵抗とが並列接続された複
合構造とみなすことができる。
０μｍ、チャネル幅ｗ２ ＝１．０μｍ、第２のＰ型拡
散層６，６ａをソース−ドレインとする２個のＰチャネ
ルＭＯＳＦＥＴと、長さｌ１ ＝６．０μｍ、幅ｗ１
＝２．４μｍのＰ型拡散層５抵抗とが並列接続された複
合構造とみなすことができる。
【００２２】ここでＮ型エピタキシャル層１に対して電
極層７に−５Ｖの電圧を印加することにより、５０μＡ
の電流を流すことができる。第２のＰ型拡散層６，６ａ
に印加する電圧が２．５Ｖの場合は５０ｋΩの抵抗に相
当し、Ｐ型拡散層抵抗の５ｋΩとが並列接続された４．
５ｋΩの抵抗の働きをする。
極層７に−５Ｖの電圧を印加することにより、５０μＡ
の電流を流すことができる。第２のＰ型拡散層６，６ａ
に印加する電圧が２．５Ｖの場合は５０ｋΩの抵抗に相
当し、Ｐ型拡散層抵抗の５ｋΩとが並列接続された４．
５ｋΩの抵抗の働きをする。
【００２３】電極層７に印加する電圧を０Ｖまたは−５
Ｖに選択することにより、５ｋΩの抵抗と、４．５ｋΩ
の抵抗との２値の抵抗値を選択することが可能になる。
Ｖに選択することにより、５ｋΩの抵抗と、４．５ｋΩ
の抵抗との２値の抵抗値を選択することが可能になる。
【００２４】本実施例では従来抵抗値の精度を考慮して
設計された素子領域３と第１のＰ型拡散層との隙間にＭ
ＯＳＦＥＴを形成するものであり、素子面積の拡大をと
もなうことはない。
設計された素子領域３と第１のＰ型拡散層との隙間にＭ
ＯＳＦＥＴを形成するものであり、素子面積の拡大をと
もなうことはない。
【００２５】第１の拡散層５の層抵抗を４ｋΩ／□以下
に設定すれば、電極層７に印加される電圧によって決ま
る抵抗値を製造誤差以下に抑えることができる。
に設定すれば、電極層７に印加される電圧によって決ま
る抵抗値を製造誤差以下に抑えることができる。
【００２６】つぎに本発明の第２の実施例について、図
２を参照して説明する。
２を参照して説明する。
【００２７】長さｌ１ 、幅ｗ１ のＰ型拡散層５抵抗
およびチャネル長ｌ１ 、チャネル幅ｗ２ の２個のＰ
チャネルＭＯＳＦＥＴにさらにチャネル長ｌ３ ＝２．
０μｍ、チャネル幅ｗ３＝２．０μｍ、第２のＰ型拡散
層６，６ａをソース−ドレインとするＰチャネルＭＯＳ
ＦＥＴを追加したものである。
およびチャネル長ｌ１ 、チャネル幅ｗ２ の２個のＰ
チャネルＭＯＳＦＥＴにさらにチャネル長ｌ３ ＝２．
０μｍ、チャネル幅ｗ３＝２．０μｍ、第２のＰ型拡散
層６，６ａをソース−ドレインとするＰチャネルＭＯＳ
ＦＥＴを追加したものである。
【００２８】本実施例ではＭＯＳＦＥＴによる抵抗成分
は約１０ｋΩとなり、３．３ｋΩとさらに低抵抗を得る
ことが可能になった。
は約１０ｋΩとなり、３．３ｋΩとさらに低抵抗を得る
ことが可能になった。
【００２９】以上の実施例では半導体チップに供給され
る電源電圧である０Ｖおよび−５Ｖを電極７に印加する
ことにより、２値の抵抗値を発生させているが、これ以
外の電圧を半導体チップ内に配線することにより、任意
の抵抗値を発生させることができる。
る電源電圧である０Ｖおよび−５Ｖを電極７に印加する
ことにより、２値の抵抗値を発生させているが、これ以
外の電圧を半導体チップ内に配線することにより、任意
の抵抗値を発生させることができる。
【００３０】
【発明の効果】ｎｏｎ−ｗａｌｌｅｄ型の抵抗素子に必
要とされる素子分離領域の隙間に寄生的なＭＯＳＦＥＴ
を並列素子として形成する。素子面積の拡大や、専用の
製造工程を追加することなく、２値以上の抵抗値を発生
することができる。
要とされる素子分離領域の隙間に寄生的なＭＯＳＦＥＴ
を並列素子として形成する。素子面積の拡大や、専用の
製造工程を追加することなく、２値以上の抵抗値を発生
することができる。
【００３１】特にゲートアレイのように配線工程で各種
の回路を構成する半導体チップにおいては、回路設計の
自由度を拡大するとともに回路動作の最適化を実現する
ことができる。
の回路を構成する半導体チップにおいては、回路設計の
自由度を拡大するとともに回路動作の最適化を実現する
ことができる。
【図１】本発明の第１の実施例を示す平面図および断面
図である。
図である。
【図２】本発明の第２の実施例を示す平面図である。
【図３】従来技術による抵抗素子を示す平面図および断
面図である。
面図である。
【図４】Ｂｉ−ＣＭＯＳ論理回路を示す等価回路図であ
る。
る。
【図５】Ｂｉ−ＣＭＯＳ論理回路の特性を示すグラフで
ある。
ある。
１ Ｎ型エピタキシャル層
２ 酸化シリコン膜
３ 素子領域
４ 酸化シリコン膜
５ 第１のＰ型拡散層
６，６ａ 第２のＰ型拡散層
７ 電極層
Claims (1)
- 【請求項１】 一導電型半導体基板上に選択的に形成
された第１の絶縁膜に囲まれた素子領域内に形成された
第１の逆導電型拡散層と、前記素子領域上に第２の絶縁
膜が形成され、前記第２の絶縁膜上に選択的に形成され
た電極層と、前記第１の逆導電型拡散層の両端に前記電
極層と自己整合して形成された第２の逆導電型拡散層と
からなる半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3069634A JP2953804B2 (ja) | 1991-04-02 | 1991-04-02 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3069634A JP2953804B2 (ja) | 1991-04-02 | 1991-04-02 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04304668A true JPH04304668A (ja) | 1992-10-28 |
| JP2953804B2 JP2953804B2 (ja) | 1999-09-27 |
Family
ID=13408492
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3069634A Expired - Fee Related JP2953804B2 (ja) | 1991-04-02 | 1991-04-02 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2953804B2 (ja) |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5642374A (en) * | 1979-09-14 | 1981-04-20 | Nec Corp | Field effect transistor |
| JPH02214142A (ja) * | 1989-02-14 | 1990-08-27 | Mitsubishi Electric Corp | 半導体集積回路 |
-
1991
- 1991-04-02 JP JP3069634A patent/JP2953804B2/ja not_active Expired - Fee Related
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5642374A (en) * | 1979-09-14 | 1981-04-20 | Nec Corp | Field effect transistor |
| JPH02214142A (ja) * | 1989-02-14 | 1990-08-27 | Mitsubishi Electric Corp | 半導体集積回路 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2953804B2 (ja) | 1999-09-27 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| Snoeys et al. | A new NMOS layout structure for radiation tolerance | |
| US4893164A (en) | Complementary semiconductor device having high switching speed and latchup-free capability | |
| US5016077A (en) | Insulated gate type semiconductor device and method of manufacturing the same | |
| JPH05102432A (ja) | スタテイツク半導体記憶装置及びその製造方法 | |
| JPH01128568A (ja) | 半導体装置 | |
| JP2549726B2 (ja) | 半導体集積回路とその製造方法 | |
| EP0151347A1 (en) | Integrated circuit having bipolar and field effect devices and method of fabrication | |
| EP1225626B1 (en) | Semiconductor integrated circuit device and manufacture method therefor | |
| JPS63244874A (ja) | 入力保護回路 | |
| Brassington et al. | An advanced single-level polysilicon submicrometer BiCMOS technology | |
| JPH04304668A (ja) | 半導体装置 | |
| JPH0878536A (ja) | 改善された電流駆動を有する薄膜トランジスタを用いた相補デバイス | |
| JPS6038856A (ja) | 半導体装置及びその製造方法 | |
| US4622571A (en) | CMOS integrated circuit device | |
| JP2886186B2 (ja) | 半導体装置 | |
| JPS6230363A (ja) | 半導体装置 | |
| JP2956181B2 (ja) | 抵抗素子を有する半導体装置 | |
| JPH1168124A (ja) | 半導体装置及びその製造方法 | |
| JPH02210862A (ja) | 半導体装置 | |
| JPH0114708B2 (ja) | ||
| JPH0691195B2 (ja) | 半導体集積回路装置 | |
| JP2926785B2 (ja) | 半導体装置 | |
| JP3057698B2 (ja) | 半導体装置 | |
| CN113410232A (zh) | 一种抑制闩锁效应的cmos集成电路芯片及制备工艺 | |
| JPH0567738A (ja) | 半導体集積回路装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |