JPH0430470A - 半導体集積回路 - Google Patents
半導体集積回路Info
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- JPH0430470A JPH0430470A JP13648790A JP13648790A JPH0430470A JP H0430470 A JPH0430470 A JP H0430470A JP 13648790 A JP13648790 A JP 13648790A JP 13648790 A JP13648790 A JP 13648790A JP H0430470 A JPH0430470 A JP H0430470A
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- 239000004065 semiconductor Substances 0.000 title claims description 13
- 239000000758 substrate Substances 0.000 claims description 5
- 238000000034 method Methods 0.000 abstract description 5
- 238000010586 diagram Methods 0.000 description 13
- 238000009434 installation Methods 0.000 description 2
- 230000007257 malfunction Effects 0.000 description 2
- 238000004904 shortening Methods 0.000 description 1
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- Design And Manufacture Of Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はビルディングブロック方式あるいはマスタース
ライス方式などのカスタム型の半導体集積回路に利用さ
れ、特に、アナログ回路とディジタル回路とが混在する
半導体集積回路に関する。
ライス方式などのカスタム型の半導体集積回路に利用さ
れ、特に、アナログ回路とディジタル回路とが混在する
半導体集積回路に関する。
本発明は、アナログ回路とディジタル回路とが混在する
カスタム型の半導体集積回路において、雑音の影響を受
けやすいアナログ回路と雑音源となるディジタル回路と
を電気的に分離するシールドブロックを備えることによ
り、 アナログ回路に対するディジタル回路からの雑音の影響
を防止できるようにしたものである。
カスタム型の半導体集積回路において、雑音の影響を受
けやすいアナログ回路と雑音源となるディジタル回路と
を電気的に分離するシールドブロックを備えることによ
り、 アナログ回路に対するディジタル回路からの雑音の影響
を防止できるようにしたものである。
ビルディングブロック方式あるいはマスタースライス方
式などのカスタム型の半導体集積回路においては、短い
開発期間を達成するために、内部回路の配置およびそれ
らの相互配線はコンピュータ等を使用して自動的に行わ
れる。このような場合、配置や配線は個々の集積回路に
より異なり、おうおうにして冗長で不合理な配置や配線
となることが多々ある。特に、自動配置配線においては
、集積回路内部の雑音を考慮することは難しく、内部の
雑音は誤動作の原因となる。
式などのカスタム型の半導体集積回路においては、短い
開発期間を達成するために、内部回路の配置およびそれ
らの相互配線はコンピュータ等を使用して自動的に行わ
れる。このような場合、配置や配線は個々の集積回路に
より異なり、おうおうにして冗長で不合理な配置や配線
となることが多々ある。特に、自動配置配線においては
、集積回路内部の雑音を考慮することは難しく、内部の
雑音は誤動作の原因となる。
例えば、第７図に示すアナログ回路（Ａ）４とディジタ
ル回路（Ｄ）５をともに含む半導体集積回路においては
、アナログ回路４が雑音に敏感であり、かつディジタル
回路５が雑音源となりやすいため、自動配置配線により
アナログ回路４とディジタル回路５とが混在した場合、
ディジタル回路５の雑音により、アナログ回路４の特性
が劣化したりアナログ回路４が誤動作することがあった
。
ル回路（Ｄ）５をともに含む半導体集積回路においては
、アナログ回路４が雑音に敏感であり、かつディジタル
回路５が雑音源となりやすいため、自動配置配線により
アナログ回路４とディジタル回路５とが混在した場合、
ディジタル回路５の雑音により、アナログ回路４の特性
が劣化したりアナログ回路４が誤動作することがあった
。
そのため、第７図に示すように、アナログ回路４の配置
場所とディジタル回路５の配置場所を分離したり、アナ
ログ回路４の端子２ａとディジタル回路５の端子２ｄと
を分離し、その間に追加電源端子３ａおよび３ｂを設け
ることで、ディジタル回路５の雑音によるアナログ回路
４への影響を少なくするこころみかなされている。ただ
し、単に配置を遠ざけただけではその効果は十分といい
きれなかった。
場所とディジタル回路５の配置場所を分離したり、アナ
ログ回路４の端子２ａとディジタル回路５の端子２ｄと
を分離し、その間に追加電源端子３ａおよび３ｂを設け
ることで、ディジタル回路５の雑音によるアナログ回路
４への影響を少なくするこころみかなされている。ただ
し、単に配置を遠ざけただけではその効果は十分といい
きれなかった。
〔発明が解決しようとする課題〕
前述した従来のビルディングブロック方式あるいはマス
タースライス方式などのカスタム型の半導体集積回路に
おいては、そのアナログ信号などの微少な信号を取り扱
う回路のレイアウト設計において、自動配置配線による
配置では、他の回路からの雑音の流入を防止する手段が
ない欠点があった。
タースライス方式などのカスタム型の半導体集積回路に
おいては、そのアナログ信号などの微少な信号を取り扱
う回路のレイアウト設計において、自動配置配線による
配置では、他の回路からの雑音の流入を防止する手段が
ない欠点があった。
本発明の目的は、前記の欠点を除去することにより、ア
ナログ回路に対するディジタル回路からの雑音の影響を
防止できるカスタム型の半導体集積回路を提供すること
にある。
ナログ回路に対するディジタル回路からの雑音の影響を
防止できるカスタム型の半導体集積回路を提供すること
にある。
本発明は、アナログ回路とディジタル回路とを備えたカ
スタム型の半導体集積回路において、電気的に等価な複
数の入出力端子を有し、これらの入出力端子を多層配線
により電源電位または基板電位に接続可能に構成され、
雑音源となる回路と雑音の影響を受けやすい回路とを電
気的に分離するように設けられたシールドブロックを備
えたことを特徴とする。
スタム型の半導体集積回路において、電気的に等価な複
数の入出力端子を有し、これらの入出力端子を多層配線
により電源電位または基板電位に接続可能に構成され、
雑音源となる回路と雑音の影響を受けやすい回路とを電
気的に分離するように設けられたシールドブロックを備
えたことを特徴とする。
シールドブロックは、電気的に等価な複数の入出力端子
を有し、かつ多層配線構造で多層配線間はスルーホール
を介して接続される。そして前記入出力端子を介して例
えばチップの追加電源端子あるいは基板電位に接続され
、回路としての最低の電位に保たれる。
を有し、かつ多層配線構造で多層配線間はスルーホール
を介して接続される。そして前記入出力端子を介して例
えばチップの追加電源端子あるいは基板電位に接続され
、回路としての最低の電位に保たれる。
すなわち、シールドブロックは、低電位でかつ低インピ
ーダンスであり、雑音源となるディジタル回路からの雑
音を吸収し、雑音の影響を受けやすいアナログ回路への
雑音の浸入を防止する。
ーダンスであり、雑音源となるディジタル回路からの雑
音を吸収し、雑音の影響を受けやすいアナログ回路への
雑音の浸入を防止する。
また、多層配線構造であるため、雑音源となる回路間の
配線、および雑音の影響を受けやすい回路間の配線とは
、ともにシールドブロックを横切ることができないので
、接することなく配線による雑音の浸入も防止できる。
配線、および雑音の影響を受けやすい回路間の配線とは
、ともにシールドブロックを横切ることができないので
、接することなく配線による雑音の浸入も防止できる。
以下、本発明の実施例について図面を参照して説明する
。
。
第１図は本発明の第一実施例を示すチップのパターンレ
イアウト図、第２図はそのシールドブロックの等価回路
図、および第３はそのシールドブロックの一例を示すパ
ターンレイアウト図である。
イアウト図、第２図はそのシールドブロックの等価回路
図、および第３はそのシールドブロックの一例を示すパ
ターンレイアウト図である。
第１図によると、本第−実施例は、アナログ回路（Ａ）
４ａ 、４ｂおよび４ｃと、ディジタル回路（Ｄ）５ａ
、５ｂおよび５ｃと、アナログ回路の端子２ａと、デ
ィジタル回路の端子２ｄと、電源端子３と、追加電源端
子３ａと、電源端子３に配線９により接続された追加電
源端子３ｂとを備えたチップ１において、 本発明の特徴とするところの、 第３図に示すように、電気的に等価な３個の入出力端子
としてのコンタク）２３ａ 、２３ｂおよび２３Ｃを、
スルーホール２４を介して接続された第−層配線２１お
よび第二層配線２２により電源電位または基板電位に接
続可能に構成され、アナログ回路４ａ、４ｂおよび４Ｃ
をテ゛イジタル回路５ａ 、５ｂおよび５ｃとを電気的
に分離するように、コンタクト２３ａが配線ｌＯにより
追加電源端子３ａに接続され、コンタク） ２３ｂが配
線１１により追加電源端子３ｂに接続され、コンタク）
２３ｃが基板電位に接続されたシールドブロック８を
備えている。
４ａ 、４ｂおよび４ｃと、ディジタル回路（Ｄ）５ａ
、５ｂおよび５ｃと、アナログ回路の端子２ａと、デ
ィジタル回路の端子２ｄと、電源端子３と、追加電源端
子３ａと、電源端子３に配線９により接続された追加電
源端子３ｂとを備えたチップ１において、 本発明の特徴とするところの、 第３図に示すように、電気的に等価な３個の入出力端子
としてのコンタク）２３ａ 、２３ｂおよび２３Ｃを、
スルーホール２４を介して接続された第−層配線２１お
よび第二層配線２２により電源電位または基板電位に接
続可能に構成され、アナログ回路４ａ、４ｂおよび４Ｃ
をテ゛イジタル回路５ａ 、５ｂおよび５ｃとを電気的
に分離するように、コンタクト２３ａが配線ｌＯにより
追加電源端子３ａに接続され、コンタク） ２３ｂが配
線１１により追加電源端子３ｂに接続され、コンタク）
２３ｃが基板電位に接続されたシールドブロック８を
備えている。
本第一実施例において、チップ１上にパターンレイアウ
トを行う場合に、自動配置配線のだ必の回路接続情報に
第２図のようなシールドブロックを含む回路を証述して
おき、雑音源となるディジタル回路５ａ 、５ｂおよび
５Ｃの配置場所と、アナログ回路４ａ、４ｂおよび４Ｃ
の配置場所との間にシールドブロック８を強制配置する
。
トを行う場合に、自動配置配線のだ必の回路接続情報に
第２図のようなシールドブロックを含む回路を証述して
おき、雑音源となるディジタル回路５ａ 、５ｂおよび
５Ｃの配置場所と、アナログ回路４ａ、４ｂおよび４Ｃ
の配置場所との間にシールドブロック８を強制配置する
。
これにより、ディジタル回路５ａ 、５ｂおよび５Ｃで
発生した雑音は、チップを通じてアナログ回路４ａ 、
４ｂおよび４Ｃの方へ伝わるが、その途中で大部分がよ
り低電位、低インピーダンスのシールドブロック８に吸
収され、アナログ回路４ａ。
発生した雑音は、チップを通じてアナログ回路４ａ 、
４ｂおよび４Ｃの方へ伝わるが、その途中で大部分がよ
り低電位、低インピーダンスのシールドブロック８に吸
収され、アナログ回路４ａ。
４ｂおよび４Ｃへの影響は殆どなくなる。
また、シールドブロック８は第−層配線２１と第二層配
線２２とにより構成されるため、ディジタル回路５ａ、
５ｂおよび５Ｃの回路量配線７と、アナログ回路４ａ
、４ｂおよび４Ｃの回路量配線６とはこのシールドブロ
ック８間を横切ることができないため、回路量配線６と
回路量配線７とは接近することがなく、配線間の雑音も
なくすことができる。
線２２とにより構成されるため、ディジタル回路５ａ、
５ｂおよび５Ｃの回路量配線７と、アナログ回路４ａ
、４ｂおよび４Ｃの回路量配線６とはこのシールドブロ
ック８間を横切ることができないため、回路量配線６と
回路量配線７とは接近することがなく、配線間の雑音も
なくすことができる。
第４図は本発明の第二実施例のチップの要部を示すパタ
ーンレイアウト図、および第５図はそのシールドブロッ
クの等価回路図である。なお、第４図においては雑音源
となるディジタル回路は省略しである。
ーンレイアウト図、および第５図はそのシールドブロッ
クの等価回路図である。なお、第４図においては雑音源
となるディジタル回路は省略しである。
本第二実施例は、アナログ回路（Ａ）４ｄを囲んで、本
発明の特徴とするところのシールドブロック８ａ〜８ｅ
を設け、シールドブロック間および追加電源端子３ａお
よび３ｂとを配線１２で接続したものである。
発明の特徴とするところのシールドブロック８ａ〜８ｅ
を設け、シールドブロック間および追加電源端子３ａお
よび３ｂとを配線１２で接続したものである。
すなわち、本第二実施例は、シールドブロックを第１図
の第一実施例のように大きなものとせずに、小さな複数
のブロックとし必要に応じてそれらを接続して、雑音の
影響を受けやすいアナログ回路を囲んで雑音源となるデ
ィジタル回路から電気的に分離できるようにしたもので
ある。
の第一実施例のように大きなものとせずに、小さな複数
のブロックとし必要に応じてそれらを接続して、雑音の
影響を受けやすいアナログ回路を囲んで雑音源となるデ
ィジタル回路から電気的に分離できるようにしたもので
ある。
第４図のように、雑音の影響を受けやすいアナログ回路
４ｄがチップｌに対し小さいときに、第１図のシールド
ブロック８のような大きなシールドブロックで回りを囲
むと回路のない余分な部分ができてしまうという問題が
ある。また、チップの大きさが異なれば異なるシールド
ブロックを作成しなければならない。本第二実施例によ
れば、小さなシールドブロック８ａ〜８ｅをアナログ回
路４ｄをとり囲むように配置し、それらを配線で接続ス
ることで、シールドブロックで囲む範囲や形状を任意に
設定できる。
４ｄがチップｌに対し小さいときに、第１図のシールド
ブロック８のような大きなシールドブロックで回りを囲
むと回路のない余分な部分ができてしまうという問題が
ある。また、チップの大きさが異なれば異なるシールド
ブロックを作成しなければならない。本第二実施例によ
れば、小さなシールドブロック８ａ〜８ｅをアナログ回
路４ｄをとり囲むように配置し、それらを配線で接続ス
ることで、シールドブロックで囲む範囲や形状を任意に
設定できる。
第６図は本発明の第三実施例のチップの要部を示すパタ
ーンレイアウト図で、雑音源となるディジタル回路は省
略しである。
ーンレイアウト図で、雑音源となるディジタル回路は省
略しである。
本第三実施例は、雑音の影響を受けやすいアナログ回路
が、チップ１の左上隅にアナログ回路（Ａ）４ｅが、右
下隅にアナログ回路（Ａ）４ｆが離れて配置された場合
を示す。
が、チップ１の左上隅にアナログ回路（Ａ）４ｅが、右
下隅にアナログ回路（Ａ）４ｆが離れて配置された場合
を示す。
そして、本発明の特徴とするところの、シールドブロッ
ク８ａ＋〜８ｅ＋がアナログ回路４ｅを囲んで、配線１
２ａにより、各シールドブロック８ａ＋〜８ｅ＋間と追
加電源端子３ａｔおよび３ｂ、とが接続され、一方、シ
ールドブロック８ａ２〜８ｅ２がアナログ回路４ｆを囲
んで、配線１２ｂにより、各シールドブロック８ａ２〜
ｇｅａ間と追加電源端子３ａ２および３ｂｚとが接続さ
れる。
ク８ａ＋〜８ｅ＋がアナログ回路４ｅを囲んで、配線１
２ａにより、各シールドブロック８ａ＋〜８ｅ＋間と追
加電源端子３ａｔおよび３ｂ、とが接続され、一方、シ
ールドブロック８ａ２〜８ｅ２がアナログ回路４ｆを囲
んで、配線１２ｂにより、各シールドブロック８ａ２〜
ｇｅａ間と追加電源端子３ａ２および３ｂｚとが接続さ
れる。
アナログ回路の配置がはなれている場合や、各アナログ
回路間の雑音が問題となる場合は、本第二実施例のよう
に各アナログ回路ごとにシールドブロックで回りを囲む
ことにより、雑音の影響をなくすことができる。
回路間の雑音が問題となる場合は、本第二実施例のよう
に各アナログ回路ごとにシールドブロックで回りを囲む
ことにより、雑音の影響をなくすことができる。
以上説明したように、本発明は、ビルディングブロック
方式あるいはマスタースライス方式などのカスタム型の
半導体集積回路において、雑音源となる回路と雑音の影
響を受けやすい回路とを電気的に分離するシールドブロ
ックを設けることにより、同一基板内にディジタル回路
のような雑音源と、アナログ回路のような雑音の影響を
受けやすい回路とがともに存在しても、雑音の影響を減
少させることができ、アナログディジタル混在ＬＳＩの
高性能化および設計期間の短縮化を図ることができる効
果がある。
方式あるいはマスタースライス方式などのカスタム型の
半導体集積回路において、雑音源となる回路と雑音の影
響を受けやすい回路とを電気的に分離するシールドブロ
ックを設けることにより、同一基板内にディジタル回路
のような雑音源と、アナログ回路のような雑音の影響を
受けやすい回路とがともに存在しても、雑音の影響を減
少させることができ、アナログディジタル混在ＬＳＩの
高性能化および設計期間の短縮化を図ることができる効
果がある。
第１図は本発明の第一実施例のチップのパターンレイア
ウト図。 第２図はそのシールドブロックの等価回路図。 第３図はそのシールドブロックの一例を示すパターンレ
イアウト図。 第４図は本発明の第二実施例のチップの要部を示スパタ
ーンレイアウト図。 第５図はそのシールドブロックの等価回路図。 第６図は本発明の第三実施例のチップの要部を示スパタ
ーンレイアウト図。 第７図は従来例のチップを示すパターンレイアウト図。 １・・・チップ、２ａ、２ｄ・・・端子、３・・・電源
端子、３ａ 、 ３ａ＋、３ａ２．３ｂ 、 ３ｂ＋、
３ｂ２”’追加電源端子、４．４ａ 〜４ｆ −アナロ
グ回路（Ａ） 、５．５ａ〜５Ｃ・・・ディジタル回路
（Ｄ） 、６．７・・・回路量配線、８．８ ａ 〜８
ｅ 、 ８ ａ Ｉ〜８ ｅ ＋、８ａ２〜８ｅ２・
・・シールドブロック、９．１０．１１．１２．１２ａ
１１２ｂ・・・配線、２１・・・第−層配線、２２・・
・第二層配線、３ａ 〜２３Ｃ ・・・コンタク ト、２４・・・スルーホール。
ウト図。 第２図はそのシールドブロックの等価回路図。 第３図はそのシールドブロックの一例を示すパターンレ
イアウト図。 第４図は本発明の第二実施例のチップの要部を示スパタ
ーンレイアウト図。 第５図はそのシールドブロックの等価回路図。 第６図は本発明の第三実施例のチップの要部を示スパタ
ーンレイアウト図。 第７図は従来例のチップを示すパターンレイアウト図。 １・・・チップ、２ａ、２ｄ・・・端子、３・・・電源
端子、３ａ 、 ３ａ＋、３ａ２．３ｂ 、 ３ｂ＋、
３ｂ２”’追加電源端子、４．４ａ 〜４ｆ −アナロ
グ回路（Ａ） 、５．５ａ〜５Ｃ・・・ディジタル回路
（Ｄ） 、６．７・・・回路量配線、８．８ ａ 〜８
ｅ 、 ８ ａ Ｉ〜８ ｅ ＋、８ａ２〜８ｅ２・
・・シールドブロック、９．１０．１１．１２．１２ａ
１１２ｂ・・・配線、２１・・・第−層配線、２２・・
・第二層配線、３ａ 〜２３Ｃ ・・・コンタク ト、２４・・・スルーホール。
Claims (1)
- 【特許請求の範囲】 １、アナログ回路とディジタル回路とを備えたカスタム
型の半導体集積回路において、 電気的に等価な複数の入出力端子を有し、これらの入出
力端子を多層配線により電源電位または基板電位に接続
可能に構成され、雑音源となる回路と雑音の影響を受け
やすい回路とを電気的に分離するように設けられたシー
ルドブロック を備えたことを特徴とする半導体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13648790A JPH0430470A (ja) | 1990-05-25 | 1990-05-25 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13648790A JPH0430470A (ja) | 1990-05-25 | 1990-05-25 | 半導体集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0430470A true JPH0430470A (ja) | 1992-02-03 |
Family
ID=15176295
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP13648790A Pending JPH0430470A (ja) | 1990-05-25 | 1990-05-25 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0430470A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0661420A (ja) * | 1992-08-05 | 1994-03-04 | Nec Ic Microcomput Syst Ltd | 半導体装置 |
| JPH07193500A (ja) * | 1993-11-05 | 1995-07-28 | Goldstar Electron Co Ltd | ビデオデジタル／アナログ変換器 |
| US5475255A (en) * | 1994-06-30 | 1995-12-12 | Motorola Inc. | Circuit die having improved substrate noise isolation |
| US5986293A (en) * | 1994-01-28 | 1999-11-16 | Fujitsu Limited | Semiconductor integrated circuit device with voltage patterns |
| JP2011003570A (ja) * | 2009-06-16 | 2011-01-06 | Renesas Electronics Corp | 半導体装置 |
-
1990
- 1990-05-25 JP JP13648790A patent/JPH0430470A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0661420A (ja) * | 1992-08-05 | 1994-03-04 | Nec Ic Microcomput Syst Ltd | 半導体装置 |
| JPH07193500A (ja) * | 1993-11-05 | 1995-07-28 | Goldstar Electron Co Ltd | ビデオデジタル／アナログ変換器 |
| US5986293A (en) * | 1994-01-28 | 1999-11-16 | Fujitsu Limited | Semiconductor integrated circuit device with voltage patterns |
| US5475255A (en) * | 1994-06-30 | 1995-12-12 | Motorola Inc. | Circuit die having improved substrate noise isolation |
| JP2011003570A (ja) * | 2009-06-16 | 2011-01-06 | Renesas Electronics Corp | 半導体装置 |
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