JPH05102310A - 半導体集積回路における入出力バツフアーセル - Google Patents
半導体集積回路における入出力バツフアーセルInfo
- Publication number
- JPH05102310A JPH05102310A JP13357991A JP13357991A JPH05102310A JP H05102310 A JPH05102310 A JP H05102310A JP 13357991 A JP13357991 A JP 13357991A JP 13357991 A JP13357991 A JP 13357991A JP H05102310 A JPH05102310 A JP H05102310A
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- Japan
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- power supply
- input
- output buffer
- cell
- wiring
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- Pending
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- Design And Manufacture Of Integrated Circuits (AREA)
Abstract
(57)【要約】
【目的】 この発明は、電源配線を内部セルの配線終了
後に形成する必要がなく、しかも電源配線を真っ直ぐに
引くことができる半導体集積回路における入出力バッフ
ァーセルを提供することを目的とする。 【構成】 半導体集積回路における入出力バッファーセ
ル２０において、内部セルに電源を供給するための電源
配線３１、３２が同一セル内に配置形成されている。
後に形成する必要がなく、しかも電源配線を真っ直ぐに
引くことができる半導体集積回路における入出力バッフ
ァーセルを提供することを目的とする。 【構成】 半導体集積回路における入出力バッファーセ
ル２０において、内部セルに電源を供給するための電源
配線３１、３２が同一セル内に配置形成されている。
Description
【０００１】
【産業上の利用分野】この発明は、スタンダードセルＬ
ＳＩ、ゲートアレイＬＳＩ等の半導体集積回路における
入出力バッファーセルに関する。
ＳＩ、ゲートアレイＬＳＩ等の半導体集積回路における
入出力バッファーセルに関する。
【０００２】
【従来の技術】スタンダードセルＬＳＩ、ゲートアレイ
ＬＳＩ等の半導体集積回路は、内部セル部とその周囲に
配置された複数の入出力バッファーセルとから構成され
ている。内部セル部は、内部セル、信号配線、電源配線
等から構成されている。また、入出力バッファーセル
は、一般に、ボンディングパッド部と入出力バッファ部
のみで構成されている。
ＬＳＩ等の半導体集積回路は、内部セル部とその周囲に
配置された複数の入出力バッファーセルとから構成され
ている。内部セル部は、内部セル、信号配線、電源配線
等から構成されている。また、入出力バッファーセル
は、一般に、ボンディングパッド部と入出力バッファ部
のみで構成されている。
【０００３】
【発明が解決しようとする課題】内部セル部は、内部セ
ル、信号配線、電源配線等から構成されるので、内部セ
ルの配線が終わった後に、電源配線を別に行わなければ
ならない。
ル、信号配線、電源配線等から構成されるので、内部セ
ルの配線が終わった後に、電源配線を別に行わなければ
ならない。
【０００４】また、自動レイアウトを行うと電源配線は
自動で行われるが、内部配線の多い少ないにより、電源
配線がシフトして真っすぐにならない。このため、基板
を接地して安定化させるためのガードリングセルを、電
源配線上に配置しにくい。
自動で行われるが、内部配線の多い少ないにより、電源
配線がシフトして真っすぐにならない。このため、基板
を接地して安定化させるためのガードリングセルを、電
源配線上に配置しにくい。
【０００５】この発明による第１の半導体集積回路にお
ける入出力バッファーセルは、電源配線を内部セルの配
線終了後に形成する必要がなく、しかも電源配線を真っ
直ぐに引くことができる半導体集積回路における入出力
バッファーセルを提供することを目的とする。
ける入出力バッファーセルは、電源配線を内部セルの配
線終了後に形成する必要がなく、しかも電源配線を真っ
直ぐに引くことができる半導体集積回路における入出力
バッファーセルを提供することを目的とする。
【０００６】また、この発明による第２の半導体集積回
路における入出力バッファーセルは、ラッチアップ対策
として、基板を接地して安定化の容易な半導体集積回路
における入出力バッファーセルを提供することを目的と
する。
路における入出力バッファーセルは、ラッチアップ対策
として、基板を接地して安定化の容易な半導体集積回路
における入出力バッファーセルを提供することを目的と
する。
【０００７】
【課題を解決するための手段】この発明による第１の半
導体集積回路における入出力バッファーセルは、外部回
路と接続される入出力バッファセル内に、内部セルに電
源を供給するための電源配線が配置形成されていること
を特徴とする。
導体集積回路における入出力バッファーセルは、外部回
路と接続される入出力バッファセル内に、内部セルに電
源を供給するための電源配線が配置形成されていること
を特徴とする。
【０００８】また、電源配線は電位が異なる複数の電源
配線からなる場合には、各電位の電源配線を、それぞれ
異なる配線層に形成することが好ましい。また、電源配
線を他の信号配線とは別の配線層で形成することが好ま
しい。
配線からなる場合には、各電位の電源配線を、それぞれ
異なる配線層に形成することが好ましい。また、電源配
線を他の信号配線とは別の配線層で形成することが好ま
しい。
【０００９】この発明による第２の半導体集積回路にお
ける入出力バッファーセルは、内部セルに電源を供給す
るための電源配線が配置形成され、基板を電源およびア
ースに接続して安定化させるためのガードリングセルが
電源配線上に配置されていることを特徴とする。
ける入出力バッファーセルは、内部セルに電源を供給す
るための電源配線が配置形成され、基板を電源およびア
ースに接続して安定化させるためのガードリングセルが
電源配線上に配置されていることを特徴とする。
【００１０】また、基板を電源およびアースに接続して
安定化させるためのガードリングセルを、入出力バッフ
ァーセル内の入出力バッファ部から内部セルへの信号配
線のためのエリアを残して配置することが好ましい。
安定化させるためのガードリングセルを、入出力バッフ
ァーセル内の入出力バッファ部から内部セルへの信号配
線のためのエリアを残して配置することが好ましい。
【００１１】
【作用】この発明による第１の半導体集積回路における
入出力バッファーセルでは、内部セルに電源を供給する
ための電源配線が配置形成されているので、電源配線を
内部セルの配線終了後に形成する必要がない。
入出力バッファーセルでは、内部セルに電源を供給する
ための電源配線が配置形成されているので、電源配線を
内部セルの配線終了後に形成する必要がない。
【００１２】この発明による第２の半導体集積回路にお
ける入出力バッファーセルでは、内部セルに電源を供給
するための電源配線が配置形成され、基板を電源および
アースに接続して安定化させるためのガードリングセル
が電源配線上に配置されているので、ガードリングセル
を半導体集積回路作製の最終段階に形成する必要がな
い。
ける入出力バッファーセルでは、内部セルに電源を供給
するための電源配線が配置形成され、基板を電源および
アースに接続して安定化させるためのガードリングセル
が電源配線上に配置されているので、ガードリングセル
を半導体集積回路作製の最終段階に形成する必要がな
い。
【００１３】
【実施例】以下、図面を参照して、この発明の実施例に
ついて説明する。
ついて説明する。
【００１４】図１〜図３は、この発明の第１実施例を示
している。
している。
【００１５】図１は、汎用論理ＬＳＩを示している。
【００１６】この汎用論理ＬＳＩでは、内部セル部１０
の周囲に、入出力バッファーセル２０が複数配置されて
いる。
の周囲に、入出力バッファーセル２０が複数配置されて
いる。
【００１７】入出力バッファーセル２０は、図２に示す
ように、ボンディングパッド部２１と、入出力バッファ
ー部２２との構成に加えて、従来内部セル部１０に設け
られていた内部セルに電源を供給するための２種の電源
配線３１と電源配線３２とが入出力バッファー部２２の
内側に設けられている。電源配線３１と電源配線３２と
は、異なる電位の電源を内部セルに供給するための配線
である。
ように、ボンディングパッド部２１と、入出力バッファ
ー部２２との構成に加えて、従来内部セル部１０に設け
られていた内部セルに電源を供給するための２種の電源
配線３１と電源配線３２とが入出力バッファー部２２の
内側に設けられている。電源配線３１と電源配線３２と
は、異なる電位の電源を内部セルに供給するための配線
である。
【００１８】入出力バッファーセルとして、図３に示す
ように、ボンディングパッド部２１と、入出力バッファ
ー部２２との構成に加えて、３つ以上の異なる電位の電
源を供給するための電源配線３１〜ｎとが設けられてい
るものを用いてもよい。
ように、ボンディングパッド部２１と、入出力バッファ
ー部２２との構成に加えて、３つ以上の異なる電位の電
源を供給するための電源配線３１〜ｎとが設けられてい
るものを用いてもよい。
【００１９】電源配線２１および電源配線２２を、それ
ぞれ同一の配線層として形成してもよいし、異なった配
線層として形成してもよい。また、水平方向を電源配線
２１および電源配線２２のうちの一方のための第１配線
層、垂直方向を他方のための第２配線層に設定する用に
してもよい。また、これらの電源配線２１、２２は、他
の信号配線とは別の配線層で形成することが好ましい。
ぞれ同一の配線層として形成してもよいし、異なった配
線層として形成してもよい。また、水平方向を電源配線
２１および電源配線２２のうちの一方のための第１配線
層、垂直方向を他方のための第２配線層に設定する用に
してもよい。また、これらの電源配線２１、２２は、他
の信号配線とは別の配線層で形成することが好ましい。
【００２０】この汎用論理ＬＳＩでは、入出力バッファ
ーセル２０が電源配線２１、電源配線２２を包括してい
るため内部セル部１０は、スタンダードセルとそれらの
間での配線のみに使用される。
ーセル２０が電源配線２１、電源配線２２を包括してい
るため内部セル部１０は、スタンダードセルとそれらの
間での配線のみに使用される。
【００２１】この実施例によれば、 入出力バッファー
セル２０内に内部電源配線２１、２２を包括しているの
で電源配線を後で配置する必要がない。また、入出力バ
ッファーセル２０内に内部電源配線２１、２２が固定さ
れているので自動レイアウトでも電源配線が曲がること
がない。さらに、内部セル部１０に電源配線が含まれて
いないため、効果的なレイアウトが可能である。
セル２０内に内部電源配線２１、２２を包括しているの
で電源配線を後で配置する必要がない。また、入出力バ
ッファーセル２０内に内部電源配線２１、２２が固定さ
れているので自動レイアウトでも電源配線が曲がること
がない。さらに、内部セル部１０に電源配線が含まれて
いないため、効果的なレイアウトが可能である。
【００２２】図４および図５は、この発明の第２実施例
を示している。
を示している。
【００２３】図４は、汎用論理ＬＳＩを示している。
【００２４】この汎用論理ＬＳＩでは、内部セル部１０
の周囲に、入出力バッファーセル４０が複数配置されて
いる。
の周囲に、入出力バッファーセル４０が複数配置されて
いる。
【００２５】入出力バッファーセル４０は、図５に示す
ように、ボンディングパッド部４１と、入出力バッファ
ー部４２との構成に加えて、従来内部セル部１０に設け
られていた内部セルに電源を供給するための２種の電源
配線５１と電源配線５２とが入出力バッファー部４２の
内側に設けられている。電源配線５１と電源配線５２と
は、異なる電位の電源を内部セルに供給するための配線
である。
ように、ボンディングパッド部４１と、入出力バッファ
ー部４２との構成に加えて、従来内部セル部１０に設け
られていた内部セルに電源を供給するための２種の電源
配線５１と電源配線５２とが入出力バッファー部４２の
内側に設けられている。電源配線５１と電源配線５２と
は、異なる電位の電源を内部セルに供給するための配線
である。
【００２６】電源配線５１上には基板を電源（ＶＳＳ）
またはアース（ＧＮＤ）に接続して安定化させる目的を
もったガードリングセルとしてのＶｉａセル４３が配置
されている。前記Ｖｉａセル４３は、内部セル部１０か
ら入出力バッファ部４２への信号配線４４を妨げないよ
うに信号配線４４のためのエリアを残して配置されてい
る。このようなＶｉａセル４３を電源配線４２上に配置
してもよい。
またはアース（ＧＮＤ）に接続して安定化させる目的を
もったガードリングセルとしてのＶｉａセル４３が配置
されている。前記Ｖｉａセル４３は、内部セル部１０か
ら入出力バッファ部４２への信号配線４４を妨げないよ
うに信号配線４４のためのエリアを残して配置されてい
る。このようなＶｉａセル４３を電源配線４２上に配置
してもよい。
【００２７】この実施例によれば、入出力バッファーセ
ル４０に、基板を安定化させるための接地を行うＶｉａ
セル４３が配置されているので、後で追加配置する必要
がない。また、前記Ｖｉａセル４３は、内部セル部１０
から入出力バッファ部４２への信号配線４４を妨げない
ように配置されているので、Ｖｉａセル４３が内部セル
１０への配線の障外とはならない。
ル４０に、基板を安定化させるための接地を行うＶｉａ
セル４３が配置されているので、後で追加配置する必要
がない。また、前記Ｖｉａセル４３は、内部セル部１０
から入出力バッファ部４２への信号配線４４を妨げない
ように配置されているので、Ｖｉａセル４３が内部セル
１０への配線の障外とはならない。
【００２８】
【発明の効果】この発明による第１の半導体集積回路に
おける入出力バッファーセルによれば、電源配線を内部
セルの配線終了後に形成する必要がなく、しかも電源配
線を真っ直ぐに引くことができる。
おける入出力バッファーセルによれば、電源配線を内部
セルの配線終了後に形成する必要がなく、しかも電源配
線を真っ直ぐに引くことができる。
【００２９】また、この発明による第２の半導体集積回
路における入出力バッファーセルによれば、基板を接地
して安定化させるためのガードリングセルを半導体集積
回路作製の最終段階で形成する必要がない。
路における入出力バッファーセルによれば、基板を接地
して安定化させるためのガードリングセルを半導体集積
回路作製の最終段階で形成する必要がない。
【図１】この発明の第１実施例を示し、汎用論理ＬＳＩ
を示す平面図である。
を示す平面図である。
【図２】入出力バッファーセルを示す拡大平面図であ
る。
る。
【図３】他の入出力バッファーセルを示す拡大平面図で
ある。
ある。
【図４】この発明の第２実施例を示し、汎用論理ＬＳＩ
を示す平面図である。
を示す平面図である。
【図５】入出力バッファーセルを示す部分拡大平面図で
ある。
ある。
１０ 内部セル部 ２０ 入出力バッファーセル ２１ ボンディングパッド部 ２２ 入出力バッファー部 ３１ 電源配線 ３２ 電源配線 ４０ 入出力バッファーセル ４１ ボンディングパッド部 ４２ 入出力バッファー部 ４３ Ｖｉａセル ４４ 信号配線 ５１ 電源配線 ５２ 電源配線
Claims (5)
- 【請求項１】 外部回路と接続される入出力バッファセ
ル内に、内部セルに電源を供給するための電源配線が配
置形成されていることを特徴とする半導体集積回路にお
ける入出力バッファーセル。 - 【請求項２】 前記電源配線は電位が異なる複数の電源
配線からなり、各電位の電源配線が、それぞれ異なる配
線層に形成されていることを特徴とする請求項１記載の
半導体集積回路における入出力バッファーセル。 - 【請求項３】 電源配線が他の信号配線とは別の配線層
で形成されていることを特徴とする請求項１記載の半導
体集積回路における入出力バッファーセル。 - 【請求項４】 内部セルに電源を供給するための電源配
線が配置形成され、基板を電源およびアースに接続して
安定化させるためのガードリングセルが電源配線上に配
置されていることを特徴とする半導体集積回路における
入出力バッファーセル。 - 【請求項５】 基板を電源およびアースに接続して安定
化させるためのガードリングセルが、入出力バッファー
セル内の入出力バッファ部から内部セルへの信号配線の
ためのエリアを残して配置されていることを特徴とする
請求項４記載の半導体集積回路における入出力バッファ
ーセル。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13357991A JPH05102310A (ja) | 1991-05-09 | 1991-05-09 | 半導体集積回路における入出力バツフアーセル |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13357991A JPH05102310A (ja) | 1991-05-09 | 1991-05-09 | 半導体集積回路における入出力バツフアーセル |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05102310A true JPH05102310A (ja) | 1993-04-23 |
Family
ID=15108113
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP13357991A Pending JPH05102310A (ja) | 1991-05-09 | 1991-05-09 | 半導体集積回路における入出力バツフアーセル |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05102310A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2014033109A (ja) * | 2012-08-03 | 2014-02-20 | Renesas Electronics Corp | 半導体チップ |
-
1991
- 1991-05-09 JP JP13357991A patent/JPH05102310A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2014033109A (ja) * | 2012-08-03 | 2014-02-20 | Renesas Electronics Corp | 半導体チップ |
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