JPH0430475A - 薄膜トランジスタアレイ基板 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （産業上の利用分野） この発明は、例えば液晶デイスプレィに用いられる薄膜
トランジスタアレイ基板に関するものである。

（従来の技術） 従来の薄膜トランジスタアレイ基板は、例えばパネル型
の液晶デイスプレィなどに用いられている。

例えば、Ｎ４図は特開平１−１３８１２４号公報に示さ
れた従来の逆スタガー型薄膜トランジスタを用いた薄膜
トランジスタアレイ基板の１画素分の平面図であり、第
５図は第４図のＶ−Ｖ線断面図である。

図において、（１）はガラスなどの透明絶縁基板、（２
）は透明画素電極で一般にＩＴＯなどが使われている。

（３）はゲート配線であって、一般に高融点金属（Ｃｒ
、　Ｍ、、　Ｔ＋）が使われ、（３ａ）はゲート電極で
ある。（４）は半導体層、（５）はソース配線であり、
（５ａ）はソース電極である。（６）はトレイン電極で
あり、（５）及び（６）はいずれもアルミニウム（ＡＪ
２）が使われている。（７）は絶縁膜であリ、眉間絶縁
膜とゲート絶縁膜とを兼ねている。

（８）は保ｉｉ＠であり、シリコン窒化＠（ＳＩＮ）な
どが用いられている。（９）は薄膜トランジスタである
。

次に動作について説明する。第４図に示されるように、
ゲート配線（３）を通じてゲート電極（３ａ）に電圧が
印加されると半導体層（４）にキャリアが誘起され、ソ
ース電極（５ａ）とドレイン電極（６）とが導通して薄
膜トランジスタ（９）はθＮ状態となる。

また、ゲート電ｔｉ！１（３ａ）に電圧が印加されてい
ないと薄膜トランジスタ（９）は、ＯＦＦ状態となる。

このように、薄膜トランジスタの０Ｎ−ＯＦＦ動作を制
御するゲート配線（３）は、第５図に示すように、透明
絶縁基板（１）上に薄く形成されている。

（発明が解決しようとする課題） 上記したように、従来の薄膜トランジスタアレイ基板は
、ゲート配線（３）に高融点金属が用いられているため
、ゲート配線の抵抗値が高くなり、ゲート信号の立ち上
がり時間（スイッチング速度）を遅らせる原因となって
いた。

このため、従来はゲート配線（３）にＡｊＺを用いて工
程を追加して２層化することなどが行われていた。しか
し、この従来の手段では■ゲート配線のパターニング工
程数が増加したり、■ゲート配線上の絶縁膜のステップ
カバレッジ（被覆性）が悪くなってゲート・ソース間耐
圧が砥下し、膜厚が厚く形成できなかったり、■Ａ１の
ヒロックが発生して絶縁膜のカバレッジ不良による耐圧
低下が起こる等の問題があった。

この発明は、上記の問題を解消することを課題としてな
されたものであり、その目的は、ゲート配線の抵抗を大
幅に低下させると共に、パターニング工程数の増加がな
く、ゲート・ソース間の耐圧低下が起き難い薄膜トラン
ジスタアレイ基板を提供することにある。

（課題を解決するための手段） 上記目的を達成するために、本発明の薄膜トランジスタ
アレイ基板は、絶縁基板上に設けられた複数の画素電極
と、該画素電極へ信号を人力するためのソース配線と、
前記画素電極への信号のスイッチングを行う薄膜トラン
ジスタと、画素を走査するための信号を前記薄膜トラン
ジスタに人力する前記絶縁基板上に配設された第１のゲ
ート配線とを有する薄膜トランジスタアレイ基板におい
て、前記第１のゲート配線と前記ソース配線との交差部
を除く第１のゲート配線の絶縁膜上に前記ソース配線と
同時に形成された′！Ｊ２のゲート配線と、前記絶縁膜
に形成され、前記第１のゲート配線と第２のゲート配線
とを接続させるコンタクト部とを備え、ゲート配線を２
層化したことを特徴とする。

〔作用〕

この発明における薄膜トランジスタアレイ基板は、ゲー
ト配線を２層化したことによりゲート配線抵抗を低減化
することができると共に、第２のゲート配線をソース配
線と同時に形成したため、パターニング工程数を増加す
ることな〈実施できる。

（実施例〕 以下、本発明の好適な実施例を図面に基づいて説明する
。

第１図は本発明の一実施例を示す平面図であり、第２図
は第１図のＩＩ　−ＩＩ線断面図であり、第３図は本発
明の他の実施例を示す平面図である。

図において、符号（１）〜（９）については従来例の第
４図及び第５図と同一であるので重複説明を省略する。

但し、（３）は第１のゲート配線、（４）の半導体層は
、ここでは水素化アモルファスシリコンが用いられ、（
１０）は第２のケート配線、（１１）は第１のゲート配
線（３）と第２のゲート配線（１０）とのコンタクトを
とるコンタクト部である。

第２図に示されるように、まず透明絶縁基板（１）上に
第１のゲート配線（３）をパターニングした後、絶縁膜
（７）を形成する。次に、第１図及び第２図に示される
ように、第１のゲート配線（３）上の絶縁膜（７）にコ
ンタクトホールによる２個のコンタクト部（１１）をエ
ツチングにより開口する。

そして、このコンタクト部（１１）に入り込むように低
抵抗配線材料であるＡ４２層を所定の厚さに形成した後
、パターニングを行って、第１図に示されるソース配線
（５）　　　ドレイン電極（６）及び第２のゲート配線
（１０）を同時に形成する。なお、ここでは半導体層（
４）などの形成工程については省略しである。

このようにして構成された本実施例の薄膜トランジスタ
アレイ基板は、ゲート配線が従来からの第１のゲート配
線（３）に加えて、低抵抗のＡ１等による第２のゲート
配線（ｌＯ）が形成されたため、ゲート配線抵抗を大幅
に低減させることができた。これにより、ゲート信号の
立ち上がり時間（スイッチング速度）が早くなり、フレ
ームレートを短縮することが可能となった。

また、第１図に示す、本実施例のゲート・ソース間の構
造は、従来の第４図と比較してもわかるように同様であ
るため、第２のゲート配線（１０）の膜厚を従来より厚
く形成しても、ゲート・ソース間の耐圧には影響を与え
ない。

更に、第２のゲート配線（１０）は、上述したようにソ
ース配線（５）などと共に同時に形成するため、パター
ニング工程数を増やさずにゲート配線を２層化すること
ができるという利点がある。

次に、第３図は他の実施例を示すものである。

先の実施例では、第１のゲート配線（３）と第２のゲー
ト配線（ｌＯ）の間のコンタクトを２個のコンタクトホ
ールで行っていたが、この実施例では、第３図に示され
るように、第１のゲート配線（３）上の絶縁膜をソース
配線（５）との交差部を除いて線状に除去してコンタク
トを取るようにしても良い。

また、上記実施例において、第２のゲート配線（１０）
は、例えばＡｌｌ／Ｃ，との２層構造で形成するように
しても良い。

このような実施例の場合についても、上記と同様に好適
な効果を奏する。

〔発明の効果〕

以上述べたように、本発明の薄膜トランジスタアレイ基
板によれば、ゲート配線を２層化すると共に、第２のゲ
ート配線をソース配線形成時と同時に形成したため、ゲ
ート配線の低抵抗化により薄膜トランジスタの立ち上が
り特性（スイッチング速度）が改善されて性能が向上す
ると共に、ゲート・ソース間の耐圧抵抗が起きにくく、
パターニング工程数は従来と同じなので同等のコストで
済むという効果がある。

【図面の簡単な説明】

第１図は本発明の一実施例を示す平面図、第２図は第１
図のＩＩ　−ＩＩ線断面図、第３図は本発明の他の実施
例を示す平面図、第４図は従来例を示す平面図、第５図
は第４図のＶ−Ｖ線断面図である。 （１）は透明絶縁基板、（２）は透明画素電極、（３）
は第１のゲート配線、（４）は半導体層、（５）はソー
ス配線、（６）はドレイン電極、（７）は絶縁膜、（８
）は保護膜、（９）は薄膜トランジスタ、（１０）は第
２のゲート配線、（１１）はコンタクト部である。 尚、図中同一符号は同一または相当部分を示す。 ニ

Claims (1)

【特許請求の範囲】
1. 　絶縁基板上に設けられた複数の画素電極と、該画素電
   極へ信号を入力するためのソース配線と、前記画素電極
   への信号のスイッチングを行う薄膜トランジスタと、画
   素を走査するための信号を前記薄膜トランジスタに入力
   する前記絶縁基板上に配設された第１のゲート配線とを
   有する薄膜トランジスタアレイ基板において、前記第１
   のゲート配線と前記ソース配線との交差部を除く第１の
   ゲート配線の絶縁膜上に前記ソース配線と同時に形成さ
   れた第２のゲート配線と、前記絶縁膜に形成され、前記
   第１のゲート配線と第２のゲート配線とを接続させるコ
   ンタクト部とを備え、ゲート配線を２層化したことを特
   徴とする薄膜トランジスタアレイ基板。