JPH0430557A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH0430557A JPH0430557A JP2135375A JP13537590A JPH0430557A JP H0430557 A JPH0430557 A JP H0430557A JP 2135375 A JP2135375 A JP 2135375A JP 13537590 A JP13537590 A JP 13537590A JP H0430557 A JPH0430557 A JP H0430557A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
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Description
【発明の詳細な説明】
［発明の目的］
（産業上の利用分野）
本発明は、半導体装置およびその製造方法に関し、特に
半導体装置の素子分離溝に関する。
半導体装置の素子分離溝に関する。
（従来の技術）
以下、従来の半導体装置の製造方法を第１図および第４
図を参照して説明する。第１図は従来技術および本発明
の実施例に係わる半導体装置の製造方法を工程順に示し
た断面図、第４図は従来技術の問題点を説明するための
図である。
図を参照して説明する。第１図は従来技術および本発明
の実施例に係わる半導体装置の製造方法を工程順に示し
た断面図、第４図は従来技術の問題点を説明するための
図である。
半導体基板１０の表面に第１の酸化膜１を形成する。次
に、その上に第２の酸化膜を形成する。そしてレジスト
を塗布しＲＩＥにより素子領域４を分離するための素子
分離溝５を形成する（第１図（ａ））。
に、その上に第２の酸化膜を形成する。そしてレジスト
を塗布しＲＩＥにより素子領域４を分離するための素子
分離溝５を形成する（第１図（ａ））。
その後、レジストおよび第１の酸化膜１．第２の酸化膜
２を除去する。そして、素子領域４の表面および溝５内
面に第３の酸化膜６を形成する。
２を除去する。そして、素子領域４の表面および溝５内
面に第３の酸化膜６を形成する。
次に、素子領域４上面の一部に非酸化性膜７を形成する
（第１図（ｂ））。
（第１図（ｂ））。
そして、この非酸化性膜７を耐酸化マスクとして、素子
領域４の表面の一部および溝５内面に第４の酸化膜８を
形成する（第１図（Ｃ））。
領域４の表面の一部および溝５内面に第４の酸化膜８を
形成する（第１図（Ｃ））。
次に、第４の酸化膜８を形成したａ５にポリシリコン９
を埋め込みポリシリコンを平坦化した後、薄いキャップ
酸化膜１２を形成する。そしてこの素子領域４には周知
の方法により、例えば、Ｎ型エミッタ領域ＥＳＰ型ベー
ス領域ＢＳＮ型コレクタ領域Ｃか形成される（第１図（
ｄ））。
を埋め込みポリシリコンを平坦化した後、薄いキャップ
酸化膜１２を形成する。そしてこの素子領域４には周知
の方法により、例えば、Ｎ型エミッタ領域ＥＳＰ型ベー
ス領域ＢＳＮ型コレクタ領域Ｃか形成される（第１図（
ｄ））。
この製造方法および装置では、第４図に示すように、素
子分離溝５の上部のコーナー部４１はほぼ９０度になっ
ている。そのため、素子領域４の表面の一部および溝５
内面に第４酸化膜８を形成する際、溝５の上部のコーナ
ー部４１に酸化時の熱応力集中、体積膨張等による応力
の集中が起こり、そのコーナー部４１に転位欠陥４２が
発生することがあった。
子分離溝５の上部のコーナー部４１はほぼ９０度になっ
ている。そのため、素子領域４の表面の一部および溝５
内面に第４酸化膜８を形成する際、溝５の上部のコーナ
ー部４１に酸化時の熱応力集中、体積膨張等による応力
の集中が起こり、そのコーナー部４１に転位欠陥４２が
発生することがあった。
転位欠陥は、素子領域間の分離特性や素子領域に形成さ
れる素子特性を劣化させる。例えば、素子領域にバイポ
ーラトランジスタでアレーを形成した場合、転位欠陥は
コレクタ間のリーク電流を増加し、あるいはＩｃ ｈ
ｒａ特性等のトランジスタ特性を劣化させる。つまり転
位欠陥がある密度で存在すると、欠陥を中心とする再結
合電流が増加するために素子特性や素子間分離特性を劣
化させるという欠点があった。
れる素子特性を劣化させる。例えば、素子領域にバイポ
ーラトランジスタでアレーを形成した場合、転位欠陥は
コレクタ間のリーク電流を増加し、あるいはＩｃ ｈ
ｒａ特性等のトランジスタ特性を劣化させる。つまり転
位欠陥がある密度で存在すると、欠陥を中心とする再結
合電流が増加するために素子特性や素子間分離特性を劣
化させるという欠点があった。
（発明が解決しようとする課題）
このように、従来の半導体装置およびその製造方法を用
いた場合、素子分離溝の上部のコーナー部に転位欠陥が
発生し、素子領域間の分離特性や素子領域に形成される
素子特性を劣化させるという問題があった。
いた場合、素子分離溝の上部のコーナー部に転位欠陥が
発生し、素子領域間の分離特性や素子領域に形成される
素子特性を劣化させるという問題があった。
本発明は、以上の点に鑑み、素子分離溝の上部のコーナ
ー部に発生する転位欠陥を抑制し、素子領域間の分離特
性や素子領域に形成される素子特性を向上する半導体装
置およびその製造方法を提供する。
ー部に発生する転位欠陥を抑制し、素子領域間の分離特
性や素子領域に形成される素子特性を向上する半導体装
置およびその製造方法を提供する。
［発明の構成］
（課題を解決するための手段）
本発明による半導体装置は、表面が絶縁膜でおおわれた
溝で素子領域間を分離する半導体装置において、前記絶
縁膜下の溝の上部コーナーの曲率半径が１０００Å以上
であることを特徴とする。
溝で素子領域間を分離する半導体装置において、前記絶
縁膜下の溝の上部コーナーの曲率半径が１０００Å以上
であることを特徴とする。
また、本発明による半導体装置の製造方法は、半導体基
板上に絶縁膜を形成する工程と、前記絶縁膜および半導
体基板をエツチングして素子分離溝を形成する工程と、
前記溝の上部のコーナー部の前記絶縁膜をエツチングす
る工程と、前記溝の上部のコーナー部の前記半導体基板
を等方性エツチング除去する工程とを備えたことを特徴
とする。
板上に絶縁膜を形成する工程と、前記絶縁膜および半導
体基板をエツチングして素子分離溝を形成する工程と、
前記溝の上部のコーナー部の前記絶縁膜をエツチングす
る工程と、前記溝の上部のコーナー部の前記半導体基板
を等方性エツチング除去する工程とを備えたことを特徴
とする。
（作用）
製造工程中、素子分離溝における上部のコーナー部の絶
縁膜をエツチングした後、前記コーナー部の半導体基板
を等方性エツチング除去し溝のコーナー部を丸めること
により、溝表面および基板に酸化膜を形成する際、コー
ナー部の転位欠陥が抑制できる。
縁膜をエツチングした後、前記コーナー部の半導体基板
を等方性エツチング除去し溝のコーナー部を丸めること
により、溝表面および基板に酸化膜を形成する際、コー
ナー部の転位欠陥が抑制できる。
（実施例）
以下、本発明の実施例を第１図および第２図を参照して
説明する。第１図は、本発明の実施例を工程順に示した
断面図、第２図は本発明の実施例の要部を示した断面図
である。
説明する。第１図は、本発明の実施例を工程順に示した
断面図、第２図は本発明の実施例の要部を示した断面図
である。
まず、半導体基板ＩＯの表面に熱酸化によりシリコン酸
化膜１を形成し、その上からシリコンナイトライド２を
形成する。次にＣＶＤ法によりシリコン酸化膜３を形成
後、レジスト塗布してＲＩＥによって素子分離溝形成用
溝５′を形成する（第２図（ａ））。
化膜１を形成し、その上からシリコンナイトライド２を
形成する。次にＣＶＤ法によりシリコン酸化膜３を形成
後、レジスト塗布してＲＩＥによって素子分離溝形成用
溝５′を形成する（第２図（ａ））。
次に、ＲＩＥにより溝５′をさらに深く掘り、５μの深
さの素子分離溝５を形成する。これにより溝５で分離さ
れた素子領域４が形成される。このときシリコン酸化膜
３のエツチングによって、ポリマー１３が反応酸生物と
して溝５側面に付着する（第１図 （ａ）および第２図
（ｂ））。
さの素子分離溝５を形成する。これにより溝５で分離さ
れた素子領域４が形成される。このときシリコン酸化膜
３のエツチングによって、ポリマー１３が反応酸生物と
して溝５側面に付着する（第１図 （ａ）および第２図
（ｂ））。
この後、溝５側面に付着したポリマー１３をウェットエ
ツチングで除去する。このとき同時にシリコン酸化膜３
は除去、シリコン酸化膜１は溝５に近接したところが除
去される。そして溝５の上部のコーナー部１１の半導体
基板１０をＣＤＥによりエツチングし、コーナー部１１
にまるみをつける（第２図（Ｃ））。
ツチングで除去する。このとき同時にシリコン酸化膜３
は除去、シリコン酸化膜１は溝５に近接したところが除
去される。そして溝５の上部のコーナー部１１の半導体
基板１０をＣＤＥによりエツチングし、コーナー部１１
にまるみをつける（第２図（Ｃ））。
次に、レジストおよびシリコン酸化膜１、シリコンナイ
トライド２、シリコン酸化膜３を除去する。そして、Ｈ
２および０２ガス中で９５０℃の熱酸化を行い半導体基
板１上および溝５内面に５００人のシリコン酸化膜６を
形成し、さらに減圧ｃＶＤ法により ７８０℃で厚さ１
，５００人のシリコンナイトライド膜を形成し、この膜
をプラズマエツチングして、素子領域４上の一部に非酸
化膜７を形成する（第１図（ｂ））。
トライド２、シリコン酸化膜３を除去する。そして、Ｈ
２および０２ガス中で９５０℃の熱酸化を行い半導体基
板１上および溝５内面に５００人のシリコン酸化膜６を
形成し、さらに減圧ｃＶＤ法により ７８０℃で厚さ１
，５００人のシリコンナイトライド膜を形成し、この膜
をプラズマエツチングして、素子領域４上の一部に非酸
化膜７を形成する（第１図（ｂ））。
その後、この非酸化膜７を耐酸化マスクとして、＠Ｃ
素子領域４の表面の一部および溝５内面に１０００Ｘの
ウェット酸化を行い、膜厚ｇｏｏｏ人の酸化膜８を形成
する（第１図（Ｃ）および第２図（ｂ））。この時、酸
化膜８下の溝５のコーナー部１１の曲率半径が１０００
Å以上となる（第２図（ｄ））。
ウェット酸化を行い、膜厚ｇｏｏｏ人の酸化膜８を形成
する（第１図（Ｃ）および第２図（ｂ））。この時、酸
化膜８下の溝５のコーナー部１１の曲率半径が１０００
Å以上となる（第２図（ｄ））。
そして、溝５にポリシリコン９を埋め込み、ポリシリコ
ン９を平坦化した後、薄いキャップ酸化Ｍ１２を形成す
る。そしてこの素子領域４には、周知の製法により例え
ば、Ｎ型エミッタ領域Ｅ１ベース領域Ｂ１コレクター領
域Ｃのトランジスタが形成される（第１図（ｂ）および
第２図（ｅ））。
ン９を平坦化した後、薄いキャップ酸化Ｍ１２を形成す
る。そしてこの素子領域４には、周知の製法により例え
ば、Ｎ型エミッタ領域Ｅ１ベース領域Ｂ１コレクター領
域Ｃのトランジスタが形成される（第１図（ｂ）および
第２図（ｅ））。
ここで第３図は、この製造方法によって、バイポーラト
ランジスタを製造した際の溝５の上部のコーナーの曲率
半径に対する転位欠陥密度の関係の図である。図から明
らかなようにコーナー部１１の曲率半径を１０００Å以
上にすることにより、従来の方法で製造した（曲率半径
がほぼ０人）の場合と比較して転位欠陥を抑制すること
ができる。そのため素子領域間の分離特性や素子領域に
形成される素子特性を向上する。
ランジスタを製造した際の溝５の上部のコーナーの曲率
半径に対する転位欠陥密度の関係の図である。図から明
らかなようにコーナー部１１の曲率半径を１０００Å以
上にすることにより、従来の方法で製造した（曲率半径
がほぼ０人）の場合と比較して転位欠陥を抑制すること
ができる。そのため素子領域間の分離特性や素子領域に
形成される素子特性を向上する。
［発明の効果コ
以上の結果から明らかなように、本発明では、素子分離
溝上部コーナー部に発生する転位欠陥が抑制でき、素子
領域間の分離特性や素子領域に形成される素子特性が向
上する。
溝上部コーナー部に発生する転位欠陥が抑制でき、素子
領域間の分離特性や素子領域に形成される素子特性が向
上する。
第１図は本発明の実施例および従来技術に係わる半導体
装置の製造方法を工程順に示した断面図、第２図は本発
明の実施例に係わる半導体装置の製造方法の要部を工程
順に示した断面図、第３図はコーナー部の曲率半径に対
する転位欠陥密度の関係を示した図、第４図は従来の半
導体装置の製造方法の問題点を説明するだめの図である
。 １・・・シリコン酸化膜、２・・・シリコンナイトライ
ド、３・・・シリコン酸化膜、４・・・素子領域、５・
・・素子分離溝、６・・・シリコン酸化膜、８・・・酸
化膜、９・・・ポリシリコン、１ｏ・・・半導体基板、
１１・・・コーナー部、１２・・・キャップ酸化膜。
装置の製造方法を工程順に示した断面図、第２図は本発
明の実施例に係わる半導体装置の製造方法の要部を工程
順に示した断面図、第３図はコーナー部の曲率半径に対
する転位欠陥密度の関係を示した図、第４図は従来の半
導体装置の製造方法の問題点を説明するだめの図である
。 １・・・シリコン酸化膜、２・・・シリコンナイトライ
ド、３・・・シリコン酸化膜、４・・・素子領域、５・
・・素子分離溝、６・・・シリコン酸化膜、８・・・酸
化膜、９・・・ポリシリコン、１ｏ・・・半導体基板、
１１・・・コーナー部、１２・・・キャップ酸化膜。
Claims (2)
- （１）表面が絶縁膜でおおわれた溝によって素子領域間
を分離する半導体装置において、前記絶縁膜下の溝の上
部コーナー部の曲率半径が１０００Å以上であることを
特徴とする半導体装置。 - （２）半導体基板上に絶縁膜を形成する工程と、前記絶
縁膜および半導体基板をエッチングして素子分離溝を形
成する工程と、前記溝の上部のコーナー部の前記絶縁膜
をエッチングする工程と、前記溝の上部のコーナー部の
前記半導体基板を等方性エッチングで除去する工程とを
備えたことを特徴とする半導体装置の製造方法。
Priority Applications (7)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2135375A JP2667552B2 (ja) | 1990-05-28 | 1990-05-28 | 半導体装置の製造方法 |
| KR1019910008656A KR960006714B1 (ko) | 1990-05-28 | 1991-05-27 | 반도체 장치의 제조 방법 |
| DE69132676T DE69132676T2 (de) | 1990-05-28 | 1991-05-28 | Verfahren zur Herstellung einer Halbleiteranordnung mit einem Graben für die Isolationkomponenten |
| EP91108691A EP0459397B1 (en) | 1990-05-28 | 1991-05-28 | Method of fabricating a semiconductor device having a trench for device isolation |
| US08/250,110 US5434447A (en) | 1990-05-28 | 1994-05-26 | Semiconductor device having a trench for device isolation and method of fabricating the same |
| US08/705,705 US5683908A (en) | 1990-05-28 | 1996-08-30 | Method of fabricating trench isolation structure having tapered opening |
| US08/874,317 US5858859A (en) | 1990-05-28 | 1997-06-13 | Semiconductor device having a trench for device isolation fabrication method |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2135375A JP2667552B2 (ja) | 1990-05-28 | 1990-05-28 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0430557A true JPH0430557A (ja) | 1992-02-03 |
| JP2667552B2 JP2667552B2 (ja) | 1997-10-27 |
Family
ID=15150247
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2135375A Expired - Fee Related JP2667552B2 (ja) | 1990-05-28 | 1990-05-28 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2667552B2 (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5578518A (en) * | 1993-12-20 | 1996-11-26 | Kabushiki Kaisha Toshiba | Method of manufacturing a trench isolation having round corners |
| US6710401B2 (en) | 1994-02-04 | 2004-03-23 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device including a trench with at least one of an edge of an opening and a bottom surface being round |
| KR100557972B1 (ko) * | 1998-10-29 | 2006-04-28 | 주식회사 하이닉스반도체 | 반도체소자의 트렌치 형성방법_ |
| CN111883476A (zh) * | 2020-09-18 | 2020-11-03 | 上海华虹宏力半导体制造有限公司 | 深沟槽隔离结构的形成方法及半导体器件的形成方法 |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4244456B2 (ja) | 1999-08-04 | 2009-03-25 | 株式会社デンソー | 半導体装置の製造方法、絶縁ゲート型バイポーラトランジスタの製造方法及び絶縁ゲート型バイポーラトランジスタ |
| US6864532B2 (en) | 2000-01-14 | 2005-03-08 | Denso Corporation | Semiconductor device and method for manufacturing the same |
| ITMI20010039A1 (it) | 2000-01-14 | 2002-07-11 | Denso Corp | Dispositivo a semiconduttori e metodo per la fabbricazione dello stesso |
| JP4200626B2 (ja) | 2000-02-28 | 2008-12-24 | 株式会社デンソー | 絶縁ゲート型パワー素子の製造方法 |
Citations (4)
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|---|---|---|---|---|
| JPS56103446A (en) * | 1980-01-22 | 1981-08-18 | Fujitsu Ltd | Semiconductor device |
| JPS5712533A (en) * | 1980-06-26 | 1982-01-22 | Fujitsu Ltd | Manufacture of semiconductor device |
| JPS632371A (ja) * | 1986-06-23 | 1988-01-07 | Hitachi Ltd | 半導体装置 |
| JPH02231739A (ja) * | 1989-03-03 | 1990-09-13 | Mitsubishi Electric Corp | 半導体装置の製造方法 |
-
1990
- 1990-05-28 JP JP2135375A patent/JP2667552B2/ja not_active Expired - Fee Related
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| JPH02231739A (ja) * | 1989-03-03 | 1990-09-13 | Mitsubishi Electric Corp | 半導体装置の製造方法 |
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| EP0660391A3 (en) * | 1993-12-20 | 1997-03-05 | Toshiba Kk | Semiconductor arrangement with an isolation zone with an isolation trench and method for producing the same. |
| US6710401B2 (en) | 1994-02-04 | 2004-03-23 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device including a trench with at least one of an edge of an opening and a bottom surface being round |
| US7067874B2 (en) | 1994-02-04 | 2006-06-27 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device including trench with at least one of an edge of an opening and a bottom surface being round |
| KR100557972B1 (ko) * | 1998-10-29 | 2006-04-28 | 주식회사 하이닉스반도체 | 반도체소자의 트렌치 형성방법_ |
| CN111883476A (zh) * | 2020-09-18 | 2020-11-03 | 上海华虹宏力半导体制造有限公司 | 深沟槽隔离结构的形成方法及半导体器件的形成方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2667552B2 (ja) | 1997-10-27 |
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