JPH04305912A - V型ゲート形成方法 - Google Patents

V型ゲート形成方法

Info

Publication number
JPH04305912A
JPH04305912A JP3000598A JP59891A JPH04305912A JP H04305912 A JPH04305912 A JP H04305912A JP 3000598 A JP3000598 A JP 3000598A JP 59891 A JP59891 A JP 59891A JP H04305912 A JPH04305912 A JP H04305912A
Authority
JP
Japan
Prior art keywords
resist
gate
focused ion
ion beam
exposed
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP3000598A
Other languages
English (en)
Inventor
Yoshikatsu Kojima
小島 義克
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
NEC Corp
Original Assignee
NEC Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by NEC Corp filed Critical NEC Corp
Priority to JP3000598A priority Critical patent/JPH04305912A/ja
Publication of JPH04305912A publication Critical patent/JPH04305912A/ja
Pending legal-status Critical Current

Links

Landscapes

  • Exposure And Positioning Against Photoresist Photosensitive Materials (AREA)
  • Electrodes Of Semiconductors (AREA)
  • Drying Of Semiconductors (AREA)
  • Electron Beam Exposure (AREA)
  • Exposure Of Semiconductors, Excluding Electron Or Ion Beam Exposure (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】
【0001】
【産業上の利用分野】本発明は半導体素子製造工程にお
けるゲートパターンの形成方法に関し、特に集束イオン
ビームを用いたV型ゲート形成方法に関するものである
【0002】
【従来の技術】GaAsMESFETなどにおいて動作
速度を向上するためには、ゲート長を短縮するのが有効
な手段である。現在ステッパなど光を用いた露光の実用
的限界解像度は約0.5μmである。さらに微細なゲー
ト電極形成には電子ビーム露光あるいは集束イオンビー
ム露光が用いられてきた。
【0003】特に集束イオンビーム露光は電子ビーム露
光と比較すると、前方および後方散乱による近接効果の
影響を受けにい、感度が1〜2桁程高いため電荷蓄積の
影響も受けにくいなど微細加工性に適している。そのた
め線幅0.1μm程度の微細ゲートの形成には集束イオ
ンビームによる露光が用いられている。
【0004】一方素子性能の向上を計るためには、動作
速度の向上とともに低雑音化すなわちゲート電極の低抵
抗化が重要である。通常ゲート長を短縮するとそれにと
もないゲート断面積が減少し、ゲート抵抗の上昇を招く
。したがってゲート長の短縮化とゲート抵抗の低抵抗化
とを両立させるために、T型の断面形状を有するT型ゲ
ートが用いられてきた。
【0005】従来技術によるT型ゲート形成方法を、図
7(a)〜(e)を用いて説明する。
【0006】はじめに図7(a)に示すように、GaA
s基板1上に厚さ0.3μmの低感度PMMA(ポリメ
チルメタクリレート)レジスト10を回転塗布し、17
0℃、30分間ベークする。つぎに厚さ0.7μmの高
感度PMMAレジスト11を回転塗布し、再び170℃
、30分間ベークする。
【0007】つぎにT型ゲートの上層配線部分を形成す
るため、Au−Si−Be合金イオン源を用いて260
keVのBe集束イオンビーム5を露光する。このとき
Be集束イオンビーム5の露光量を7.0×1012i
ons/cm2 とすることにより、上層の高感度PM
MAレジスト11のみが感光し、下層の低感度PMMA
レジスト10は感光しない。
【0008】つぎに図7(b)に示すように、再びBe
集束イオンビーム5により、T型ゲートの下層配線に当
たる部分を露光する。このとき露光量を3.0×101
3ions/cm2 とすることにより、上層の高感度
PMMAレジスト11だけでなく、下層の低感度PMM
Aレジスト10も感光する。
【0009】つぎに図7(c)に示すように、MiBK
(メチルイソブチルケトン):iPA(イソプロピルア
ルコール)=1:3の混合液中にて3分間現像すること
によって、T型の断面形状を有するレジストパターン1
0,11が得られる。
【0010】そのあと図7(d)に示すように、ゲート
電極金属となる厚さ0.4μmのAu9を蒸着する。
【0011】つぎに図(e)に示すように、リフトオフ
によりレジスト10,11とともに不要のAu9を除去
することにより、Au9からなるT型の断面形状を有す
るT型ゲートを形成していた。
【0012】
【発明が解決しようとする課題】従来技術によるT型ゲ
ートは上層水平部と下層支柱部とに大きな段差があるの
で、図7(e)に示すようにゲート金属9の蒸着時に配
線内部に空洞12を生じ易い。この空洞がゲート配線抵
抗の上昇や断線などの原因となり、素子の信頼性を低下
させていた。
【0013】またゲート長の短縮の必要性からT型ゲー
トの下部配線幅は非常に微細になり、それにともない微
細な配線開口部へのゲート金属の蒸着が困難になるとい
う問題点があった。
【0014】このような問題を克服する方法として、V
型の断面形状を有するV型ゲートが提案されている。
【0015】光露光や電子ビーム露光では通常用いられ
る厚さ1〜2μmのレジストでは、現像除去深さの制御
ができないためV型の断面形状を有するレジストパター
ンを精度良く形成する手段はなかった。
【0016】本発明の目的は、従来形成できなかったV
型の断面形状を有するゲートパターンを形成する方法を
提供することにある。
【0017】
【課題を解決するための手段】本発明の第1のV型リフ
トオフゲート形成方法は、集束イオンビーム露光を用い
た基板上へのリフトオフゲート形成において、基板上に
ポジ型レジストを塗布する工程と、加速エネルギーの異
なる集束イオンビームにより前記ポジ型レジストを複数
回露光する工程とを含むものである。
【0018】本発明の第2のV型リフトオフゲート形成
方法は、基板上に紫外光照射部分が選択的にシリル化さ
れるレジストを塗布する工程と、前記レジストを集束イ
オンビームにより露光する工程と、露光後前記レジスト
を酸素プラズマにより現像する工程とを含むものである
【0019】本発明の第3のV型ゲート形成方法は、基
板上にノボラック系ポジ型レジストを塗布する工程と、
前記レジストを集束イオンビームにより露光し現像する
工程と、前記レジストを現像ゲート金属を蒸着する工程
と、SOG塗布による平坦化工程と、エッチバック工程
と含むものである。
【0020】
【作用】本発明の原理について、図4〜図6を参照して
説明する。
【0021】はじめにパターン露光に用いられる集束イ
オンビーム装置について図4を参照して説明する。
【0022】イオン源13に単体金属または共晶合金を
用いる(共晶合金を用いた場合E×B質量分離器15に
より所定のイオンのみを選択的に引き出す)。
【0023】試料ステージ22上の基板21に塗布され
たレジストを露光する。電子ビーム露光と比較して、集
束イオンビーム露光は前方および後方散乱による近接効
果の影響を受けにくい。また感度が1〜2桁高いため電
荷蓄積の影響も受けにくいなど微細加工に適している。 したがって線幅0.1μm程度の微細ゲートの形成には
集束イオンビームによる露光を用いる必要がある。
【0024】つぎに図5を参照して、Be++集束イオ
ンビームによるポジ型レジストPMMAの露光における
集束イオンビームの加速エネルギーとレジストの現像除
去深さの関係について説明する。
【0025】集束イオンビームの加速エネルギーを増加
させて行くと、それにつれてレジストの現像除去深さが
ほぼ直線的に増加して行くことがわかる。
【0026】このように集束イオンビーム露光において
は加速エネルギーにより、現像除去深さを極めて正確か
つ最現性良く制御することができる。
【0027】集束イオンビームを用いたレジスト露光は
、現在微細パターン形成手段として一般的に用いられて
いる電子ビームによるレジスト露光と比較した場合、前
方および後方散乱による近接効果の影響を受けにくく、
電子ビーム露光では形成不可能な微細なパターンを形成
することができる。
【0028】図6に代表的なノボラック系ポジ型レジス
ト(シプレイ社、MP2400;商品名)について集束
イオンビームによる露光部分と未露光部分のアルカリ水
溶液現像液に対する溶解特性を示す。
【0029】現像液としてはアルカリ水溶液である水酸
化カリウム飽和水溶液(シプレイ社、MP2401;商
品名):H2 O=1:4を用いる。
【0030】感光部と未感光部との溶解特性はともにほ
ぼ直線的であるが、感光部の残膜率が0%となるとき未
感光部の残膜率も65%まで低下している。垂直方向お
よび横方向への侵食して残膜率が低下して断面がV型に
なることが予想される。
【0031】しかしながらこの状態でゲート金属を蒸着
しても、ゲート部分の蒸着金属とレジスト上の不要な蒸
着金属が連続しているため、リフトオフによりゲート電
極を形成することができない。したがってゲート金属蒸
着後さらにその上層を有機膜、SOG(スピン・オン・
グラス)などで平坦化してから、エッチバックして平坦
化膜とともにレジスト上の除去したい蒸着金属をエッチ
ングすることにより、V型の断面形状のゲート電極金属
を残すことができる。
【0032】シリル化レジストは紫外光照射された部分
の分子構造が化学的変化を起こし、その後Siを含む雰
囲気中に曝すことで、照射部分にのみ選択的に分子構造
中にSiが取り込まれ、Siが取り込まれなかった未照
射部分に比較してドライエッチ耐性が向上する。そのあ
とドライエッチングすることによりネガ型のパターン形
成を行うことができる。ここで紫外光の代わりにイオン
や電子等の荷電粒子を照射した場合、紫外光に比較して
レジスト中に与えるエネルギーが非常に大きいため、レ
ジスト構成分子は主鎖および側鎖の切断や架橋など紫外
光照射時には起こり得なかった反応が起こり、本来の機
能を失う。したがって荷電粒子照射部分にはそのあと紫
外光を照射し、Si雰囲気中に曝してもSiは取り込ま
れなくなる(たとえばソリッドステートテクノロジー日
本版,1987年9月号,p34)。
【0033】
【実施例】本発明の第1の実施例について、図1(a)
〜(f)を参照して説明する。
【0034】はじめに図1(a)に示すように、GaA
s基板1上にレジストとして厚さ1.5μmのポリメチ
ルメタクリレート2を回転塗布し、170℃、30分間
ベークする。
【0035】つぎに図1(b)に示すように、Au−S
i−Be合金イオン源を用いて加速エネルギー100k
eVのBe++の集束イオンビーム5によりゲートリフ
トオフパターンの一番外側の領域を露光する。露光量は
1.5×1013ions/cm2 とした。また図5
から100keVのBe++集束イオンビームによる露
光により、レジスト2は表面から約0.8μm感光する
【0036】つぎに図1(c)に示すように、加速エネ
ルギーを140KeVに切り替えて先に露光した領域の
内側の領域を露光する。このとき図5から140KeV
のBe++集束イオンビームによる露光により、レジス
トは表面から約1.0μm感光する。
【0037】以下図1(d)に示すように、加速エネル
ギーを175KeV、210KeVと切り替えて順次露
光し、最後に加速エネルギーを250KeVに切り替え
、ゲートリフトオフパターンの基板面との開口部分に当
たる中心部分を露光する。このとき図5から100Ke
VのBe++集束イオンビームによる露光により、レジ
ストは表面から約1.5μm感光して、基板面に到達す
る。
【0038】つぎに図1(e)に示すように、メチルイ
ソブチルケトン:イソプロピルアルコール=1:3の混
合液中で3分間現像してから、イソプロピルアルコール
で1分間リンスすることにより、疑似的にV型の断面形
状のレジストパターンが形成される。
【0039】つぎに図1(f)に示すように、ゲート電
極金属として厚さ0.5μmのAu9を蒸着し、アセト
ン中でリフトオフを行なうことにより、V型の断面形状
のリフトオフゲートが形成される。
【0040】V型ゲートパターンの側壁はT型ゲートと
比較するとなだらかなので、電極金属蒸着時に電極内部
に空洞が生じることはなくなった。
【0041】集束イオンビームのビーム径は0.1μm
程度なので、形成されたV型リフトオフゲートのゲート
長は約0.1μmとなり、その精度および再現性は良好
であった。
【0042】さらにV型の断面形状でも、T型ゲートと
同等の低いゲート抵抗を達成することができた。
【0043】本実施例では集束イオンビーム露光工程に
Au−Si−Be合金イオン源から得られる加速エネル
ギー100、140、175、210および250ke
VのBe集束イオンビームを用いたが、他の加速エネル
ギーおよび他のLi、Ga、Auなどの単体金属イオン
源、Au−Si、Pt−Sb、Pb−Ni−Bなどの合
金イオン源、あるいはHe、H2 、O2 、F2 等
のガスイオン源から得られるイオン種の集束イオンビー
ムを用いることもできる。
【0044】集束イオンビーム露光の露光量は1.5×
1013ions/cm2 としたが、露光量はレジス
ト潜像形成反応を起させ、イオン衝撃によるレジストの
膜減りが起こらない範囲で任意の露光量とすることがで
きる。
【0045】ポジ型レジストおよび現像液として、ポリ
メチルメタクリレートおよびメチルイソブチルケトン:
イソプロピルアルコール=1:3の混合液の組合せを用
いたが、これに限らずレジストとしてシプレイ社製のM
P2400に代表されるノボラック系ポジ型レジストと
、現像液として水酸化カリウム飽和水溶液現像液あるい
はTMAH(テトラメチルアンモニウムハイドロオキサ
イド)といった他のポジ型レジストと現像液の組合せを
用いることができる。
【0046】ゲート電極配線材料としてAuを用いたが
、Pt、Au−Siなどの他の配線材料を用いることも
できる。
【0047】本発明の第2の実施例について、図2(a
)〜(f)を参照して説明する。
【0048】はじめに図2(a)に示すように、GaA
s基板1上にシリル化レジスト4を厚さ約2.0μmス
ピン塗布し、90℃、30分間ベークする。
【0049】つぎにAu−Si−Be合金イオン源から
放射する加速エネルギー260keVのBe集束イオン
ビーム5を用いて、シリル化レジスト4を露光する。露
光量はレジストの分子構造が破壊され、シリル化反応が
起らなくなる1.0×1013ions/cm2 とし
た。 ここで加速エネルギー260keVのBeイオンの、レ
ジスト4へのイオンの侵入深さは1.5μm程度なので
、レジストは表面から1.5μm程度の深さまで感光し
てレジスト構成分子が破壊される。
【0050】つぎに図2(b)に示すように、未露光部
分にSiを選択的に取り込ませる(シリル化する)ため
、レジスト4全面に紫外光6を一括照射する。このとき
照射する紫外光の波長は300〜500nm、照射量は
350mJ/cm2 とした。
【0051】つぎに図2(c)に示すように、レジスト
11をヘキサメチルジシラザン(HMDS)雰囲気中に
曝してBe集束イオンビーム未照射部分にのみ選択的に
Siを取り込ませる(シリル化する)。このとき集束イ
オンビーム感光部は分子構造の破壊により本来の機能を
失っている。未感光部のみで選択的にSiが表面から0
.3μm程度の深さまで取り込まれ、シリル化層7が形
成されるようにシリル化の時間は1〜5分、基板温度は
100〜200℃とした。
【0052】つぎに図2(d)に示すように、Siと有
機レジスト膜との選択比の大きいO2 プラズマにより
パターンのドライ現像を行いシリル化されていない集束
イオンビーム感光部分のみが選択的に除去されてパター
ンが形成される。このときO2流量30sccm、RF
電力1.5kW、エッチング時間5分間とした。Be集
束イオンビーム未露光部分は取り込まれたSiのためO
2 プラズマ耐性が向上しており、Be集束イオンビー
ム露光部分を開口部として、露光部分およびシリル化層
下部のシリル化されていない部分が等方的にエッチング
除去される。その結果基板面との開口幅が約0.1μm
のV型の断面形状のゲートリフトオフ用レジストパター
ン4が形成された。
【0053】つぎに図2(e)に示すように、ゲート電
極金属として厚さ0.5μmのAu9を蒸着する。
【0054】つぎに図2(f)に示すように、アセトン
中にてリフトオフを行うことにより、従来形成が困難で
あったV型の断面形状のリフトオフゲートが形成された
【0055】このときゲートパターンの側壁はT型ゲー
トと比較するとなだらかなので、電極金属蒸着時に電極
内部に空洞が生じることはなかった。また集束イオンビ
ーム露光の線幅とO2 プラズマによるドライ現像の条
件の設定によって、形成されたV型リフトオフゲートの
ゲート長は精度および再現性は良く制御可能であった。
【0056】さらにV型の断面形状を有しているため、
微細なゲート長と低いゲート抵抗の両立を計ることがで
きた。
【0057】本実施例はGaAsMESFETにおける
V型リフトオフゲート形成に関するものであるが、本発
明の実施例はそれに限定されるものではなく、他の集束
イオンビーム露光によるV型リフトオフゲート形成にも
適用することができる。
【0058】本実施例では集束イオンビーム露光工程に
Au−Si−Be合金イオン源から得られる加速エネル
ギー260keVのBe集束イオンビームを用いたが、
これに限らず他の加速エネルギーおよび他のLi、Ga
、Auなどの単体金属イオン源、Au−Si、Pt−S
b、Pb−Ni−Bなどの合金イオン源、あるいはHe
、H2 、O2 、F2 等のガスイオン源から得られ
るイオン種の集束イオンビームを用いてもよい。集束イ
オンビーム露光の露光量は1.0x1013ions/
cm2 としたが、これは用いるシリル化レジストにシ
リル化反応が起こらない、分子構造の破壊が生じるよう
な露光量であれば任意の大きさの露光量とすることがで
きる。本実施例ではレジストとしてシリル化レジスト(
日本合成ゴム社、PLASMASKレジスト)を用いた
が、これに限らずシプレイ社製MP2400に代表され
るノボラック系ポジ型レジストを用いて、感光部を選択
的にシリル化する方法を用いることもできる。またシリ
ル化条件はこれに限らず、紫外光照射部分に選択的にS
iを取り込ませることができる条件であればよい。さら
にO2プラズマによるドライ現像条件についても、シリ
ル化されていない部分を選択的にかつ等方的にエッチン
グ除去できる条件であれば、本実施例の条件に限定され
ることはない。またゲート電極配線材料としてAuを用
いたが、Pt、Au−Siなどの他の配線材料を用いる
こともできる。
【0059】本発明の第3の実施例について、図3(a
)〜(f)を参照して説明する。
【0060】はじめに図3(a)に示すように、GaA
s基板1上に厚さ約1.0μmのノボラック系ポジ型レ
ジスト3を回転塗布し、80℃30分間ベークする。
【0061】つぎに図3(b)に示すように、Au−S
i−Be合金イオン源から得られる、加速エネルギー2
60keVのBe集束イオンビーム5を用いてレジスト
3の露光を行う(第1図(b))。このときBe集束イ
オンビームのビーム径は約1.0μmとした。またレジ
ストの露光量は4.0×1012ions/cm2 と
した。
【0062】つぎに図3(c)に示すように、アルカリ
水溶液現像液である水酸化カリウム飽和水溶液:H2 
O  =1:4で2分間現像して、純水で1分間リンス
することにより、V型の断面形状を有するレジストパタ
ーン3が形成された。
【0063】つぎに図3(d)に示すように、ゲート電
極金属として厚さ0.5μmのAu9を蒸着し、さらに
平坦化のためSOG(スピン・オン・グラス)8を厚さ
1.5μmスピン塗布し、200℃にて30分間ベーク
した。
【0064】つぎに図3(e)に示すように、レジスト
上の不要なAu蒸着膜9を除去するため、Arイオンミ
リングによりSOG膜8およびAu蒸着膜9の膜厚を合
わせて深さ2.0μmエッチング除去する。Arイオン
ミリングの電流密度は0.5A/cm2 、加速エネル
ギーは500eV、エッチング時間は10分間とした。
【0065】つぎに図3(f)に示すように、アセトン
で基板上に残ったノボラック系ポジ型レジスト3を除去
することにより、従来形成が困難であったV型の断面形
状を有するゲートパターン9が形成された。
【0066】このときゲート電極のGaAs基板面との
接触面の幅、すなわちゲート長は0.1μmでV型の断
面形状なので、ゲート抵抗を低減することができた。ま
たゲートパターンの側壁はT型ゲートと比較してなだら
かなので、電極金属蒸着時に電極内部に空洞が生じるこ
とはなかった。
【0067】本発明はGaAsMESFETにおけるV
型リフトオフゲート形成に限定されることなく、他の集
束イオンビーム露光によるV型リフトオフゲート形成に
適用することができる。
【0068】本実施例では集束イオンビーム露光工程に
Au−Si−Be合金イオン源から得られる加速エネル
ギー260keVのBe集束イオンビームを用いたが、
他の加速エネルギーおよび他のLi、Ga、Auなどの
単体金属イオン源、Au−Si、Pt−Sb、Pb−N
i−Bなどの合金イオン源、あるいはHe、H2 、O
2 、F2 などのガスイオン源から得られるイオン種
の集束イオンビームを用いることもできる。集束イオン
ビーム露光の露光量は4.0×1012ions/cm
2 としたが、これは用いるレジストに像形成反応を起
させ、イオン衝撃によるレジストの膜減りが生じない任
意の露光量とすることができる。また本実施例ではノボ
ラック系ポジ型レジストとして、MP2400(シプレ
イ社;商品名)を用いたが、これは東京応化工業製OE
BR2000あるいはヘキスト社製AZ5200などの
他のノボラック系ポジ型レジストを用いることができる
。また現像液として水酸化カリウム飽和水溶液(MP2
401、シプレイ社;商品名):H2O=1:4を用い
たが、これはテトラメチルアンモニウムハイドロオキサ
イド(TMAH)などの他のアルカリ水溶液現像液を用
いても良く、またその濃度は所望のテーパー角が得られ
る範囲で自由に設定することができる。またゲート電極
金属としてAuを用いたが、Pt、Au−Si、W、ポ
リシリコンなどの他の配線材料を用いることができる。 さらに平坦化およびエッチバックのためSOGを用いて
、Arイオンミリングによりエッチバックを行ったが、
フォトレジスト、ポリイミドなどの他の平坦化材料を用
い、CF4 RIEなどの他の平坦化膜と電極金属が等
速でエッチングされるエッチング方法を用いてエッチバ
ックを行うこともできる。
【0069】
【発明の効果】ポジ型レジストへの集束イオンビームの
露光とリフトオフまたはシリル化のあとドライ現像また
はSOG塗布のあとエッチバックとによって従来形成が
困難であったV型ゲートを精度および再現性良く形成す
ることができた。
【図面の簡単な説明】
【図1】本発明の第1の実施例を工程順に示す断面図で
ある。
【図2】本発明の第2の実施例を工程順に示す断面図で
ある。
【図3】本発明の第3の実施例を工程順に示す断面図で
ある。
【図4】集束イオンビーム装置を示す模式図である。
【図5】集束イオンビームの加速エネルギーと現像除去
深さの関係を示すグラフである。
【図6】レジストの現像時間と感光部および未感光部の
残膜率との関係を示すグラフである。
【図7】従来技術によるV型リフトオフゲート形成方法
を工程順に示す断面図である。
【符号の説明】
1    GaAs基板 2    ポリメチルメタクリレート 3    ノボラック系ポジ型レジスト4    シリ
ル化レジスト 5    Be集束イオンビーム 6    紫外光 7    シリル化層 8    SOG 9    Au 10    低感度PMMAレジスト 11    高感度PMMAレジスト 12    空洞 13    イオン源 14    集束レンズ 15    E×B質量分離器 16    イオン選別絞り 17    非点補正子 18    アライメント偏向器 19    対物レンズ 20    偏向器 21    基板 22    試料ステージ

Claims (3)

    【特許請求の範囲】
  1. 【請求項1】  集束イオンビーム露光を用いた基板上
    へのリフトオフゲート形成において、基板上にポジ型レ
    ジストを塗布する工程と、加速エネルギーの異なる集束
    イオンビームにより前記ポジ型レジストを複数回露光す
    る工程とを含むことを特徴とするV型リフトオフゲート
    形成方法。
  2. 【請求項2】  集束イオンビーム露光を用いた基板上
    へのリフトオフゲート形成において、基板上に紫外光照
    射部分が選択的にシリル化されるレジストを塗布する工
    程と、前記レジストを集束イオンビームにより露光する
    工程と、露光後前記レジストを酸素プラズマにより現像
    する工程とを含むことを特徴とするV型リフトオフゲー
    ト形成方法。
  3. 【請求項3】  集束イオンビーム露光を用いた基板上
    へのゲート形成において、基板上にノボラック系ポジ型
    レジストを塗布する工程と、前記レジストを集束イオン
    ビームにより露光し現像する工程と、前記レジストを現
    像ゲート金属を蒸着する工程と、SOG塗布による平坦
    化工程と、エッチバック工程と含むことを特徴とするV
    型ゲート形成方法。
JP3000598A 1991-01-08 1991-01-08 V型ゲート形成方法 Pending JPH04305912A (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP3000598A JPH04305912A (ja) 1991-01-08 1991-01-08 V型ゲート形成方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP3000598A JPH04305912A (ja) 1991-01-08 1991-01-08 V型ゲート形成方法

Publications (1)

Publication Number Publication Date
JPH04305912A true JPH04305912A (ja) 1992-10-28

Family

ID=11478173

Family Applications (1)

Application Number Title Priority Date Filing Date
JP3000598A Pending JPH04305912A (ja) 1991-01-08 1991-01-08 V型ゲート形成方法

Country Status (1)

Country Link
JP (1) JPH04305912A (ja)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2005045911A1 (ja) * 2003-11-11 2005-05-19 Asahi Glass Company, Limited パターン形成方法、およびこれにより製造される電子回路、並びにこれを用いた電子機器

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2005045911A1 (ja) * 2003-11-11 2005-05-19 Asahi Glass Company, Limited パターン形成方法、およびこれにより製造される電子回路、並びにこれを用いた電子機器
US7790358B2 (en) 2003-11-11 2010-09-07 Asahi Glass Company, Limited Pattern formation method, electronic circuit manufactured by the same, and electronic device using the same

Similar Documents

Publication Publication Date Title
US9760008B2 (en) Direct current superposition freeze
JP2565119B2 (ja) パターン形成方法
US8709267B2 (en) Double patterning method using tilt-angle deposition
US6743712B2 (en) Method of making a semiconductor device by forming a masking layer with a tapered etch profile
JP3041625B2 (ja) マルチレベル・レジストの製造プロセス
KR102545448B1 (ko) 오정렬 에러 보호를 포함하는 패터닝 방법
JP3081655B2 (ja) レジストパターンの形成方法
US5693548A (en) Method for making T-gate of field effect transistor
US5064748A (en) Method for anisotropically hardening a protective coating for integrated circuit manufacture
JPH04305912A (ja) V型ゲート形成方法
JPH08227873A (ja) 半導体装置の製造方法
JP2723260B2 (ja) 微細パターン形成方法
JPH0319310A (ja) レジストパターン形成方法
JPH04239716A (ja) V型ゲート形成方法
JPH02187010A (ja) レジストパターン形成方法
JPH06104285A (ja) ゲート電極の形成方法
JPH0534512A (ja) グレーテイングパターン形成方法
Cord Achieving sub-10-nm resolution using scanning electron beam lithography
JP2569336B2 (ja) 半導体装置の製造方法
CN120545177A (zh) 一种半导体结构的制备方法、半导体结构及半导体器件
JPH0727217B2 (ja) 基板上へのレジストパタ−ン形成方法
JPH0313949A (ja) レジストパターンの形成方法
JPH024267A (ja) レジストエッチ耐性向上方法
JP2626238B2 (ja) 半導体装置の製造方法
JPS5923565A (ja) 半導体装置の製法