JPH0430643A - バッファ制御方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野１ 本発明は、情報処理装置等で用いられるバッファ制御方
式に関する。

［従来の技術］ 従来、２点間のデータ転送において、データバスの使用
効率を上げるために、その転送経路途中にデータバッフ
ァを挿入する場合、そのデータバッファ回路は入出力非
同期のＦＩＦＯ等のラインバッファで構成され２データ
バツフアに入力した順番にデータを出力していた。

この場合、転送先のデータ受信処理速度が遅いときには
、データバッファにデータがたまってしまい、その転送
先に緊急にデータを転送する事象が発生した場合には、
以下の方法が取られていた。

（１）バッファ内のデータが全て送られるまで待ってか
ら、緊急に転送したいデータを転送する。

（２）バッファ内のデータを全てクリアしてから、緊急
に転送したいデータを転送する。

［発明が解決しようとする課題１ しかしながら上記従来例では、データの転送の緊急度を
犠牲にするか、既に転送したデータ転送を犠牲にしてい
るため、結果として何れの方法においてもシステムの効
率を著しく低下させてしまうという欠点があった。

本発明は、各種緊急度を有するデータ転送要求が競合し
た場合でも、効率よくデータ転送を行うことができるバ
ッファ制御方式を提供することを目的とする。

［課題を解決する手段］ 本発明は、データ転送の経路途中でデータを一時蓄える
複数のデータバッファを有するとともに、データ転送に
複数の優先順位を設定し、１つのデータバッファ内に既
に存在するデータを転送先へ出力しているときに、その
データ転送よりも高い優先順位のデータ転送が発生した
場合には。

上記優先順位の低いデータ転送を中断し、他のデータバ
ッファによって高い優先順位のデータ転送を先に行うこ
とを特徴とする。

［作用］ 本発明では、データ転送に優先順位を設け、その優先順
位に基いて複数のデータバッファによる転送順序を切り
換えるようにしたことから、緊急度の高いデータ転送を
待ち時間なしで、しかもバッファ内のデータを捨てるこ
となく対処することができる。

［実施例］ 第１図は、本発明の一実施例によるバッファ制御回路を
示すブロック図である。

本実施例では、扱うデータ幅を８ビツト、バー７フアを
２５６バイトとする。

出力ゲー）１は、信号［１３９が“Ｈ”のとき信号線１
０２のデータをそのまま信号線１０１へ出力し、“Ｌ”
のときハイインピーダンス状態を出力するスリーステー
トバッファである。

リングバッファ２は、複数のラッチ、バッファで構成さ
れ、データのラッチと出力とを非同期に行うものである
。すなわち、信号線１０９の立ち下がりエツジで、信号
線１０ｇが示すアドレスのラッチが、信号線１０３の８
ビツトデータをラッチするとともに、信号線１０７が示
すアドレスのラッチにラッチした８ビツトデータを、信
号線１０６が“Ｈ”のときに、信号線１０２へ出力する
。

入力ゲート３は、信号線１０４のデータをドライブする
。

残量カウンタ４は、リングバッファｚ内のデータ残量を
示すカウンタであり、信号線１１１のパルスによりディ
クリメント動作を行なうとともに、信号線１１２のパル
ス信号によりインクリメント動作を行ない、その内容を
信号線１０５へ出力する。

出力アドレスカウンタ５は、リングバッフγ２の出力ア
ドレスを示すカウンタであり、信号線１１０のパルスに
よりインクリメント動作を行ない、その内容を信号線１
０７へ出力する。

入力アドレスカウンタ６は、リングバッファ２の入力ア
ドレスを示すカウンタであり、信号線１１３のパルスに
よりインクリメント動作を行ない、その内容を信号線１
０８へ出力する。

演算器７は、＠号線１０５のデータが０より大きいか、
または信号線１１５のデータが０より大きいかを判別し
、その結果を信号線１１４へ出力する。

セレクタ８は、＠号線１２９の状態を信号線１２０へ伝
える。

リングバッファ９は、リングバッファ２と同様に、複数
のラッチ、バッファで構成され、データのラッチと出力
とを非同期に行う、すなわち信号線１１９の立ち下がり
エツジで信号線１１８が示すアドレスのラッチが信号ｌ
ｌＡｌＯ３の８ビットデ−夕をラッチするとともに、信
号線１１６が“Ｈ”のときに、信号線１１７が示すアド
レスのラッチにラッチしている８ビツトデータを信号線
１０２へ出力する。

残量カウンタ１０は、残量カウンタ４と同様。

リングバッファ９内のデータ残量を示すカウンタで、信
号線１２１のパルスによりディクリメント動作を行なう
ともに、信号線１２３のパルス信号によりインクリメン
ト動作を行ない、その内容を信号線１１５へ出力する。

出力アドレスカウンタ１１は、出力アドレスカウンタ５
と同様に、リングバッファ９の出力アドレスを示す出力
カラインタであり２信号線１２２のパルスによりインク
リメント動作を行ない、その内容を信号線１１７へ出力
する。

入力アドレスカウンタ１２は　入力アドレスカウンタ６
と同様、リングバッファ９の入力アドレスを示すカウン
タで、信号線１２４のパルスによりインクリメント動作
を行ない、その内容を信号線１１８へ出力する。

出力側制御回路１３は、転送先からの信号線１２８の要
求（転送要求信号：ＬＲＥＱ）に伴ない、信号線１２５
の転送許可信号（ＬＡＣＩＣ）を作成し、それと同時に
信号線１３０および信号線１０６または信号線１１８の
どちらかの信号を用いてデータを出力する。その後、各
カウンタのインクリメント、ディクリメント動作を行い
、出力側の制御を行う。

信号線１０１は、転送先デバイスに接続される８ビツト
のデータバスの信号線である。

信号線１２５，１２６は、転送先とのＤＭＡデータ転送
のタイミング信号線である。

信号線１２７．１２８は、転送元とのＤＭＡデータ転送
のタイミング信号線である。

信号線１２９は、転送中のデータの優先順位を示す信号
線である。

第２図は、リングバラ２ア２の内部を示すブロック図で
ある。なお、リングバッファ２．９は、共通の構成を有
しており、一方のリングバッファ２のみ説明する。

ラッチ回路２１は、セレクト端子、イネーブル端子を備
えた８ビツトデータラツチを集めたもので、ここでは２
５６偕のラッチを用いている。このラッチ回路２１では
、信号線１５１を“Ｌ″として、１つのラッチを選択し
、信号線１０９のタイミングでデータをラッチする。

バッファ回路２２は、８ビツトスリーステートバツフア
が２５６個集まったもので、信号線１５２により１つの
ラッチデータを出力状態にする。

入力アドレスデコーダ２３は、８ビツトの信号線１０８
により２５６木の信号線１５１から１本を“Ｌ″にする
デコーダである。

出力アドレスデコーダ２４は、８ビツトの信号線１０７
により２５６本の信号線１５２から１本を“Ｌ”にする
デコーダである。

第３図は、本実施例のシステム構成を示すブロック図で
ある。なお、このブロック図では、簡略のため各種信号
線のうちデータ線とＤＭＡ制御のみ示している。

レーザービームプリンタ３１は、送られてきたビットイ
メージを紙に出力する装置である。

プリンタ＃Ｊ　１１　Ｈ路３２は、プリンタ３１へ水平
、垂直同期信号を出力するとともに、これに同期してメ
モリ３３から読み出したデータをビットイメージとして
出力する。

メモリ３３は、ビデオメモリおよびイメージメモリより
構成され、ここではデュアルポートメモリを用いデータ
の入出力を非同期で行うものとなっている。

デイスプレィ３５は、ビットマツプデイスプレィで送ら
れてきたビデオイメージデータをそのまま表示するもの
である。

デイスプレィ制御回路３６は、デイスプレィ３５に水平
、垂直同期信号と、それに同期したデイスプレィイメー
ジデータとを出力する。

キーボード３７は１本システムのユーザからの入力装置
である。

バッファ制御回路３８は、第１図に示す回路であり、Ｃ
ＰＵ３９は、メモリ４１に格納されてぃるプログラムに
従って本システムの全体の制御を行う。

ハードディスク４０は１本システムを動かすプログラム
および本システムで必要な入力データ、さらに本システ
ムで作成したデータ等、様々なデータが格納されている
。

メモリ４１は、本システムを制御するプログラムを格納
したＲＯＭと、プログラムやデータの格納およびワーク
エリアとして用いるＲＡＭとで構成されている。

ＤＭＡコントローラ４２は、ＤＭＡデータ転送を行う場
合、ＣＰＵ３９からバス制御権を獲得しＤＭＡＩＩ御信
号の制御を行うコントローラである。

第４図は、バッファ制御回路３８の入力側の動作を示す
フローチャートであり、第５図は出力側の動作を示すフ
ローチャートである。第４図および第５図の各制御動作
は同時に並行処理されるものである。また、各信号は正
論理で説明する。

次に、　！１Ｉ４ＦＩ！ｉと第１ｖｌを用いてバッファ
の入力制御の動作を説明する。

ここで第１図に示す信号線１０１のバス側をローカル側
、信号線１０４側をグローバル側として説明する。

まず、各カウンタ６．１２をリセット、リングバッファ
２．９のクリア等の初期設定を行う（５１）。

次いで、残量カウンタ４．！０の値をチエツクし、バッ
ファに空き領域があるかどうかのチエツク、およびタイ
ミングのチエツクを行う（５２）。

入力準備がＯＫの場合、Ｓ３へ進みグローバル側の転送
要求信号（ＧＲＥＱ：信号線１２８）をＨ”にする。

そして、グローバル側から転送許可信号（ＧＡＣＫ：＠
号線１２７）が“Ｈ”になるのを待って（３４）、優先
順位を確認する（３５）。

ここで優先順位が０の場合、リングバッファ９ヘデータ
を入力する（３７）、これはまずＧＡＣＫ信号の立ち下
がりで入力アドレスカウンタ１２が示すアドレスのラッ
チでデータをラッチする。

次に入力アドレスバッファ１２の値を１つのインクリメ
ントし、残量カウンタｌＯの値を１つインクリメントす
る。

また、Ｓ５で優先順位が１の場合、Ｓ６へ進み、リング
バッファ２でデータをラッチする。これはまずＧＡＣＫ
Ｍ号の立ち下がりで入力アドレスカウンタ６が示すアド
レスのラッチでデータをラッチする０次に入力アドレス
バッファ６の値を１つインクリメントし、残量カウンタ
４の値を１つインクリメントする。

このようにしてバッファにデータをラッチ終了後１次の
データをう〜チする準備が出来ているかどうかをＳ２と
同様に確認しく５Ｂ）、準備ができている場合には、Ｓ
４に進み転送許可信号ＧＡＣＫが“Ｈ″になるのを待つ
。

また、Ｓ８で入力準備が出来ていない場合、転送要求信
号（Ｇ　ＲＥ　Ｑ）を“Ｌ”とし、上記Ｓ２へ進み入力
準備が出来るまで待つ。

このような動作を繰り返すことによりバッファのデータ
入力の制御を行う。

次に、第５図と第１図を用いてバッファの出力制御の動
作を説明する。

まず、各カウンタ４．５，１０．１１をリセット等を行
い（５２１）、ローカル側の転送要求信号（ＬＲＥＱ：
＠号線１２６）が”Ｈ”になるのを待つ（Ｓ２２）。

そして、転送要求が来た場合、転送の優先順位の高いデ
ータが入っているバッファ９の残量カウンタ１０の値が
１以上かどうかを調べる（３２３）、そして、この値が
１以上の場合、バッファ９からデータを出力する（３３
０）。

また、Ｓ２３で残量カウンタｌＯの値が０である場合、
残量カウンタ４の値が１以上かどうかを調べる（Ｓ２４
）、そして、この値が１以上の場合、バッファ２からデ
ータを出力する（５２５）。

なお、残量カウンタ４の値が０の場合、送るべきデータ
がないので５２２へ戻る。

また、上記３２５では、出力アドレスカウンタ５のアド
レスの示すリングバッファ２のラッチデータを信号線１
０６の制御により信号線１０２のデータ線上に出力する
。そして、ローカル側への転送許可信号（ＬＡＣＫ：＠
号線１２５）を“Ｈ”にしく５２６）、信号線１３０に
より出力ゲートｌをオープン状態にして、信号線１０１
のローカルデータバス上にデータを出力する（３２７）
、そして、タイミング待ち（３２８）を行い、転送許可
信号を“Ｌ”とし、信号線１３０により出力ゲー）１を
閉じ、信号線１０６によりリングバッファ２のデータ出
力をハイインピーダンス状態にする。

次に、出力アドレスカウンタ５の値を１つインクリメン
トし、残量カウンタ４の値を１つディクリメントする（
Ｓ２９）。

また、上記５２３で残量カウンタｌＯが１以上で５３０
へ進んだ場合には、出力アドレスカウンタ１１のアドレ
スが示すリングバッファ９のラッチデータを信号線１１
８の制御により信号線１０２のデータ線上に出力する。

そして、ローカル側への転送許可信号（ＬＡＣＫ＝信号
線１２５）を“Ｈ″にしく３３１）、信号線１３０によ
り出力ゲートをオ−プン状態にして、信号線１０１のロ
ーカルデータバス上にデータを出力する（Ｓ３２）。

そして、タイミング待ち（Ｓ　３３）を行ない、転送許
可信号を“Ｌ”とし、信号線１３０により出力ゲートｌ
を閉じ、信号線１１６によりリングバッファ９のデータ
出力をハイインピーダンス状態にする。

次に、出力アドレスイカウンタ１１の値を１つインクリ
メントし、残量カウンタ１０の値を１つディクリメント
する。

このような動作を繰り返すことにより、バッファのデー
タ出力の制御を行う。

第６図は、上記各信号のパターンを示すタイミングチャ
ートである。

この図を用いて上記動作内容を詳細に説明する。

まず、データ入力では、グローバル側に転送要求信号Ｇ
ＲＥＱを出力し、転送許可信号ＧＡＣＫが出力されるの
を待つ、ＧＡＣＫ＠４が“Ｈ”になったら信号線１２９
の優先順位を判断し、バッファを選択してデータをラッ
チする。

この場合、優先順位が１なので信号線１０９によりリン
グバッファ２でデータをラッチし、信号線１１２，１１
３で、残量カウンタ４および入力カウンタ６の値をイン
クリメントする。

また、優先順位が０のとき、信号線１１９によりリング
バッファ９でデータをラッチし、信号線１２３．１２４
で、残量カウンタｌＯおよび入力カウンタ１２の値をイ
ンクリメントする。

また、データ出力では、ローカル側から転送要求信号Ｌ
ＲＥＱがきたら、残量カウンタ１Ｏ１４の価を調べ、デ
ータを出力する。この場合、最初はバッファ９にデータ
はないので、バッファ２からデータを信号線１０６より
出力し、出力アドレスカウンタ５をインクリメントし、
残量カウンタ４をディクリメントする。

次のタイミングで、再度残量カウンタ４．１０の値を調
べ、バッファ９にデータがあるので信号線１１６により
バッファ９のデータを出力する。

そして、出力アドレスカウンタ１１をインクリメントし
、残量カウンタｌＯをディクリメントする。このように
して次々にデータを出力すＺ、。

また、リングバッファ２の内部では、第２図において、
入力アドレスカウンタ６の示しているアドレスからデコ
ーダ２３で１つのラッチを選択し、信号線１０９の立ち
下がり信号でデータをラッチする。また、出力アドレス
カウンタ５で示しているアドレスからデコーダ２４で１
つのラッチを選択し、スリーステートバッファ２２を制
御することにより、信号線１０６が“Ｈ”状態のときデ
ータをデータバス１０２上に出力する。

なお、リングバッファ９の内部動作も同様に行われる。

第７図は、第３図に示すシステム構成の動作を示すフロ
ーチャートである。

本実施例は、デイスプレィ３５の表示とプリンタ３１の
印刷とをＣＲＴＣ３４を用いて行う例である。

まず、ＣＲＴ３１の表示の書き変えが必要かどうかを判
断しく３５１）、ＣＲＴ３１の書き変えが必要な場合、
（：ＰＵ３９は表示書き変え用のＣＨＴＣ３４のコマン
ドを作成する（Ｓ５２）。

そして、このコマンドをメモリ４１に書き込み（Ｓ５３
）、表示用書き換え用コマンドが全て作成され、メモリ
に書かれたことを確認する（Ｓ５４）。

次に、データ転送の優先順位を高い方の０としく５５５
）、ＤＭＡコントローラ４２の各レジスタに転送データ
レングス、転送元スタートアドレスおよび転送先デバイ
スを、それぞれセットした後（Ｓ５６）　、ＤＭＡコン
トローラ４２をＤＭＡ転送をイネーブルにする（Ｓ５７
）。

そして、実際にバッファ制御回路３８とメモリ４１の間
でデータ転送を行う（３５ｇ）。

また、Ｓ５１でＣＲＴ書き換えでないと判断した場合に
は１次に、文書の作成、編集等の作業が発生したかどう
かを判断する（Ｓ５９）、そして、文書の作成、編集等
の作業が発生した場合、５６０でそれぞれの処理を行い
Ｓ５１へ戻る。

また、文書の印刷処理が発生した場合（Ｓ６１）、デー
タ転送の優先順位を低い方の１としく５６２）、ＤＭＡ
コントローラ４２の各レジスタに転送データレングス、
転送元スタートアドレスおよび転送先デバイスを、それ
ぞれセットする（Ｓ６３）、そして、ＤＭＡコントロー
ラ４２のＤＭＡ転送をイネーブルにしく３６４）、実際
にメモリ４１に作成されている文書データの展開コマン
ドをバッファ制御回路３８へデータ転送する（Ｓ６５）
。

このような処理を繰り返すことにより、バッファに印刷
のコマンドデータがプールされて、印刷文書をメモリ３
２に展開中においても、優先順位によりＣＲＴ３１の制
御を行うことができる。

また、第８図は、本発明の他の実施例によるバッファ制
御回路を示すブロック図である。

図中、ラッチ回路１５において、信号線１３１は、グロ
ーバル側からの転送終了を示す信号線であり、また信号
線１３３は、データのラッチタイミング信号線であり、
さらに信号線１３２は、ラッチされている値を入力側制
御回路に出力する信号線である。

本実施例では、データ転送の最初のデータに優先順位が
書かれており、このデータをラッチ回路１５でラッチし
、転送サイクルの間すなわち転送終了信号が来るまでの
間、優先順位として保持する。

１８９図は、本実施例における各信号のパターンを示す
タイミングチャートである。

まず、最初の入力データ（信号線１０４）を信号線１３
３を用いてラッチ回路１５で優先順位として保持し、信
号線１３１の転送終了信号が来るまで同じ優先順位でデ
ータを入力する。なお、ここでは優先順位を１としてい
る。このように転送サイクル中の優先順位を最初のデー
タで示し、その内容を信号線１３２で示す。

以下、前記実施例と同様に動作することで、優先順位の
高いデータ転送を先に出力するデータバッファ制御が行
われる。

［発明の効果］ 以上説明したように、本発明によれば、データ転送に優
先順位を設け、その優先順位に基いて複数のデータバッ
ファによる転送順序を切り換えるようにしたことから、
バー／７ア内に既にデータが溜っている場合においても
緊急度の高いデータ転送を待ち時間なしで、しかもバッ
ファ内のデータを捨てることなく対処することができ、
システムの効率を向上させることができる。

【図面の簡単な説明】

第１図は、本発明の一実施例によるバッファ制御回路を
示すブロック図である。 第２図は、同実施例におけるリングバッファの内部を示
すブロック図である。 第３図は、同実施例におけるシステム構成を示すブロッ
ク図である。 第４図は、同実施例におけるバッファ制御回路の入力側
の動作を示すフローチャートである。 第５ｒｇＪは、同実施例におけるバッファ制御回路の出
力側の動作を示すフローチャートである。 第６図は、同実施例における各信号のパターンを示すタ
イミングチャートである。 第７図は、第３図に示すシステム構成の動作を示すフロ
ーチャートである。 第８図は、本発明の他の実施例によるバッファ制御回路
を示すブロック図である。 第９図は、本実施例における各信号のパターンを示すタ
イミングチャートである。 １・・・出力ゲート、 ２．９・・・リングバッファ。 ３・・・入力ゲート、 ４．１０・・・残量カウンタ、 ５．１１・・・出力アドレスカウンタ、６．１２・・・
入力アドレスカウンタ。 ７・・・演箕器、 ８・・・セレクタ、 １３・・・出力側制御回路、 １４・・・入力側制御回路、 １５．２１・・・ラッチ回路、 ２２・・・バッファ回路。 ２３・・・入力アドレスデコーダ、 ２４・・・出力アドレスデコーダ′。

Claims (4)

【特許請求の範囲】
1. （１）データ転送の経路途中でデータを一時蓄える複数
   のデータバッファを有するとともに、データ転送に複数
   の優先順位を設定し、 １つのデータバッファ内に既に存在するデータを転送先
   へ出力しているときに、そのデータ転送よりも高い優先
   順位のデータ転送が発生した場合には、上記優先順位の
   低いデータ転送を中断し、他のデータバッファによって
   高い優先順位のデータ転送を先に行うことを特徴とする
   バッファ制御方式。
2. （２）請求項（１）において、 上記優先順位を信号ラインの状態で示すことを特徴とす
   るバッファ制御方式。
3. （３）請求項（１）において、 上記優先順位をデータ転送の最初のデータ部分で示すこ
   とを特徴とするバッファ制御方式。
4. （４）請求項（１）において、 上記優先順位を転送データの一部で示すことを特徴とす
   るバッファ制御方式。