JPH11266426A

JPH11266426A - メモリ制御装置

Info

Publication number: JPH11266426A
Application number: JP10065244A
Authority: JP
Inventors: Haruhisa Inoue; 治久井上; Yoshinori Asamura; 吉範浅村
Original assignee: Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Corp
Priority date: 1998-03-16
Filing date: 1998-03-16
Publication date: 1999-09-28
Anticipated expiration: 2018-03-16
Also published as: JP3976388B2

Abstract

(57)【要約】【課題】書き込み系のメモリの制御値を、書き込み系
の基準信号にも、読み出し系の基準信号にも同期せずに
変更した際、出力画面が乱れることのないメモリ制御装
置を得る。【解決手段】遅延回路１００において、書き込み系の
メモリ制御値ＷＨＳＴＡＲＴから生成されるデータの読
み出し処理に必要な信号Ｓd を遅延させる。これによ
り、フレームメモリ１〜３から読み出されるデータの遅
延時間に一致した遅延判別信号ＳD が得られる。したが
って、入力されるディジタル映像信号Ｄinの転送速度を
複数分のフレームの容量を持つフレームメモリ１〜３を
使って転送速度の変換を行うメモリ制御装置において、
フレームメモリ１〜３にデータを書き込む際、書き込み
系のメモリの制御値を変更しても出力画面が乱れない。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、入力ディジタル
信号の転送速度を変換して出力するメモリ制御装置に関
する。

【０００２】

【従来の技術】例えば、映像信号の記録密度を高めるた
めに転送速度を変換するメモリ制御装置では、ディジタ
ル映像信号をフレームメモリに書き込む入力タイミング
とは異なるタイミングで、一連のディジタル映像信号を
読み出すようにしている。

【０００３】図７は、従来のメモリ制御装置の構成を示
すブロック回路図である。

【０００４】図において、１〜３はいずれも入力映像信
号を１６ビットのディジタルデータとして記憶するフレ
ームメモリ、４は１画素８ビット（１ワード）構成の入
力ディジタルデータＤinを１６ビットデータに変換する
第１のビット幅変換器、５は上記フレームメモリ１〜３
でのデータのリード（ＲＥＡＤ）、ライト（ＷＲＩＴ
Ｅ）状態を切り換えるデータ切換え器であり、上記第１
のビット幅変換器４がその入力端子Ａと接続され、入力
映像信号の垂直同期信号Ｗ−ＶＳＹＮＣパルス（以下、
Ｗ―ＶＳＹＮＣという）、及び出力映像信号の垂直同期
信号Ｒ−ＶＳＹＮＣパルス（以下、Ｒ―ＶＳＹＮＣとい
う）が供給されている。６は１６ビットのディジタルデ
ータを８ビットのディジタルデータに変換する第２のビ
ット幅変換器であり、データ切換え器５の出力端子Ｂと
接続されている。

【０００５】７は上記フレームメモリ１〜３の書き込み
制御を行う書き込み制御回路であり、同期信号として上
記Ｗ―ＶＳＹＮＣ、及び入力映像信号の水平同期信号Ｗ
−ＨＳＹＮＣパルス（以下、Ｗ−ＨＳＹＮＣという）が
供給されている。８は上記フレームメモリ１〜３の読み
出し制御を行う読み出し制御回路であり、同期信号とし
て上記Ｒ―ＶＳＹＮＣ、及び出力映像信号の水平同期信
号Ｒ−ＨＳＹＮＣパルス（以下、Ｒ−ＨＳＹＮＣとい
う）が供給されている。また、９は上記書き込み制御回
路７に書き込み開始位置を設定するマイコンであって、
このマイコン９からは、フレームメモリ１〜３の水平方
向でのデータ書き込み開始位置を設定する書き込み開始
位置信号ＷＨＳＴＡＲＴを書き込み制御回路７に出力し
ている。

【０００６】１０は上記マイコン９から出力された信号
ＷＨＳＴＡＲＴが示すアドレス値（有効データ設定値）
が奇数か偶数かを判別するＬＳＢ判別回路であり、ここ
から上記信号ＷＨＳＴＡＲＴのＬＳＢ（least signific
ant bit）に基づいて判別信号Ｓdが出力される。１１は
上記第２のビット幅変換器６に接続されたマスク回路で
あり、このマスク回路１１では、上記判別信号Ｓdに基
づいて、フレームメモリ１〜３から出力される出力映像
信号の有効データの範囲が決定され、各ラインの先頭１
画素データがマスクされる。

【０００７】つぎに、上記従来のメモリ制御装置の動作
の概略について説明する。

【０００８】図８は、フレームメモリへの書き込み、読
み出し動作を説明する概念図である。ここでは、同図
（ａ）に示すように、ディジタルデータに変換された入
力映像信号の転送速度を変換するために、まず１画素８
ビットで入力されるディジタルデータＤinは、第１のビ
ット幅変換器４によって、１６ビットのディジタルデー
タに変換される。これは、非常に高速で伝送されるディ
ジタルデータをフレームメモリに記憶させるとき、一般
的に行われている手法である。１６ビットのディジタル
データはデータ切換え器５に入力された後、入力映像信
号の垂直同期信号Ｗ―ＶＳＹＮＣと水平同期信号Ｗ−Ｈ
ＳＹＮＣを基準にして、１ライン単位で順次に１フレー
ム分の映像を構成するＮラインの映像信号が、フレーム
メモリ１〜３のいずれかに書き込まれる（同図
（ｂ））。その後、同図（ｃ）に示すように、出力映像
信号のＲ―ＶＳＹＮＣとＲ−ＨＳＹＮＣを基準にして、
１６ビットのディジタルデータを１ライン分が８ビット
×Ｍ画素からなる出力映像信号として、フレームメモリ
１〜３のいずれかから読み出すことによって、転送速度
の変換が行われる。

【０００９】図９は、信号ＷＨＳＴＡＲＴによる書き込
み開始位置を説明するタイミング図である。

【００１０】ここで、フレームメモリ１〜３に対するリ
ード・ライト状態の切り替えは、それぞれＷ−ＶＳＹＮ
Ｃ及びＲ−ＶＳＹＮＣに同期して行われるが、図９
（ａ）に示すように１画素８ビットのディジタルデータ
Ｄinは、第１のビット幅変換器４により１６ビットのデ
ィジタルデータに変換され、フレームメモリ１〜３に入
力される。書き込み制御回路７は、これらフレームメモ
リ１〜３に対するＷ−ＨＳＹＮＣを基準としたライン単
位での映像信号の書き込み制御を行う。このときマイコ
ン９からの信号ＷＨＳＴＡＲＴが、Ｗ−ＨＳＹＮＣを基
準として、入力映像信号のうちの何番目の画素からフレ
ームメモリ１〜３にデータとして書き込むかを、すなわ
ちフレームメモリ１〜３への書き込み開始位置を書き込
み制御回路７に対して指定している。

【００１１】例えば、４番目の画素データから書き込み
を開始するには、有効データ設定値として“４”のアド
レス値が、５番目の画素データから書き込みを開始する
場合は、同様に“５”のアドレス値が信号ＷＨＳＴＡＲ
Ｔとして、マイコン９から書き込み制御回路７に送られ
る。そして、書き込み制御回路７はそれぞれ有効データ
設定値に基づき、１６ビットに変換されたディジタルデ
ータを１ライン単位で書き込み制御を行うのである。

【００１２】上記書き込み制御回路７では、フレームメ
モリ１〜３に対して予め８ビットのディジタルデータを
１６ビットデータに変換したうえで書き込む構成になっ
ている。そのため、図９（ｃ）に示すように、ＷＨＳＴ
ＡＲＴのアドレス値がたとえ“５”であっても、実際に
は４番目の８ビットデータも書き込まれることになる。
フレームメモリ１〜３に書き込まれた１６ビットのディ
ジタルデータは、Ｒ−ＨＳＹＮＣを基準にして、読み出
し制御回路８から出力される制御信号によってライン単
位で読み出される。読み出された１６ビットのディジタ
ルデータは、第２のビット幅変換器６によって８ビット
のディジタルデータに変換される。

【００１３】図１０は、マスク回路による読み出し開始
位置を説明するタイミング図である。

【００１４】同図（ａ）には、フレームメモリ１〜３か
ら出力された１６ビットのディジタルデータを、第２の
ビット幅変換器６によって８ビットデータに変換する様
子を示している。ＬＳＢ判別回路１０では、信号ＷＨＳ
ＴＡＲＴに基づいて、読み出し開始位置が奇数画素か、
あるいは偶数画素のいずれかを判別している。偶数画素
と判別した場合は、判別信号Ｓdを“Ｌ”に、奇数画素
と判別した場合には、判別信号Ｓdを“Ｈ”にしてマス
ク回路１１に出力する。マスク回路１１では、ＬＳＢ判
別回路１０からの判別信号Ｓdが“Ｌ”であれば、第２
のビット幅変換器６から８ビットデータとして出力され
た出力映像信号Ｄoutをマスクせずに後段の処理回路へ
出力する。しかし、判別信号Ｓdが“Ｈ”であれば、１
ラインの先頭１画素分の８ビットデータをマスクしたデ
ィジタルデータが出力映像信号Ｄoutとなる。

【００１５】例えば、図１０（ｂ）に示すように、ＷＨ
ＳＴＡＲＴが“４”の場合では、入力映像信号は４番目
の画素データからフレームメモリ１〜３に書き込まれて
いるため、マスク回路１１には不要となるデータは入力
されない。しかし、ＷＨＳＴＡＲＴが“５”の場合は、
図１０（ｃ）に示すように、上述した１６ビット単位で
フレームメモリ１〜３に書き込まれている４番目の８ビ
ットデータが、マスク回路１１に不要なデータとして入
力される。したがって、その場合には、各ラインの先頭
画素としてフレームメモリ１〜３から読み出された４番
目の画素データは、第２のビット幅変換器６によって８
ビットのディジタルデータに変換された後、有効データ
の範囲外のデータとしてマスク回路１１によってマスク
する必要が生じる。

【００１６】そこで、マスク回路１１では、ＷＨＳＴＡ
ＲＴが偶数であればマスクを行わずに第２のビット幅変
換器６の出力をそのまま後段の処理回路へ出力するが、
奇数の場合には、各ラインの先頭１画素のデータをマス
クした映像信号を後段の処理回路へ出力するようにして
いる。

【００１７】次に、データ切換え器５の動作について説
明する。

【００１８】図１１は、フレームメモリの状態遷移の一
例を示す状態遷移図である。データ切換え器５には、こ
の状態遷移図に基づくデータ切換え動作がプログラムさ
れており、フレームメモリ１〜３に書き込まれる１６ビ
ットのディジタル映像信号と読み出される１６ビットの
ディジタル映像信号とが、状態Ｓ０〜Ｓ１１の１２通り
に切り換えられる。すなわち、このメモリ制御装置に非
同期に入力されるＷ−ＶＳＹＮＣとＲ−ＶＳＹＮＣとの
入力タイミングによって、フレームメモリ１〜３が接続
されている入出力端子Ｍ１〜Ｍ３とディジタルデータの
入力端子Ａおよびディジタルデータの出力端子Ｂとのス
イッチング状態が切り換えられる。

【００１９】例えば、フレームメモリ１〜３がＳ０の状
態にあったとする。すなわち、フレームメモリ１はリー
ド状態（Ｒ）、フレームメモリ２はライト状態（Ｗ）、
フレームメモリ３はリード待機状態（Ｆ：FULL）が現在
の状態である。このとき、Ｗ−ＶＳＹＮＣが入力する
と、フレームメモリ１〜３はＳ２の状態に遷移し、スイ
ッチング状態としては、端子Ｍ１が端子Ｂと接続され、
端子Ａが端子Ｍ３と接続される（以下では、Ｍ１→Ｂ、
Ａ→Ｍ３のように記す。）。さらに、次にＲ−ＶＳＹＮ
Ｃが入力したとすると、Ｓ２からＳ１１の状態に遷移
し、スイッチング状態はＡ→Ｍ２、Ｍ３→Ｂとなる。こ
のとき、フレームメモリ１はライト待機状態（Ｅ：EMPT
Y）となる。

【００２０】しかし、フレームメモリ１〜３が最初にＳ
０の状態のとき、Ｗ−ＶＳＹＮＣに先立ってＲ−ＶＳＹ
ＮＣが入力した場合には、フレームメモリ１〜３はＳ１
１の状態に遷移する。なお、Ｒ−ＶＳＹＮＣとＷ−ＶＳ
ＹＮＣが同時に入力した場合には、状態Ｓ５に遷移す
る。

【００２１】次に、上記メモリ制御装置の全体の動作に
ついて更に詳しく説明する。

【００２２】図１２は、フレームメモリ１〜３の状態遷
移を示すタイミング図である。このタイミング図では、
フレームメモリ１がライト状態（Ｗ）、フレームメモリ
２がリード状態（Ｒ）、フレームメモリ３はリード待機
状態（Ｆ）から動作がスタートする場合を示している。
すなわち、図１１の状態遷移図に示すＳ４の状態から動
作がスタートする。

【００２３】この状態Ｓ４のメモリ制御装置に対して、
まず最初に例えばＲ−ＶＳＹＮＣが入力すると（タイミ
ングｔ１）、図１１の状態遷移図に基づき、Ｓ４からＳ
７に状態が遷移して、（Ａ→Ｍ１、Ｍ２→Ｂ）から（Ａ
→Ｍ１、Ｍ３→Ｂ）のスイッチング状態になる。する
と、リード状態（Ｒ）にあったフレームメモリ２からは
１フレーム分のデータ、すなわちフレームデータ＃（−
１）の読み出しが終了して、ライト待機状態（Ｅ）にな
る。すなわち、読み出し制御回路８からフレームメモリ
２に出力されていた読み出し制御信号及び読み出しアド
レスの供給が停止され、その代わりに、それまでリード
待機状態（Ｆ）であったフレームメモリ３に読み出し制
御信号及び読み出しアドレスが供給されて、フレームメ
モリ３にすでに書き込まれていたフレームデータ＃
（０）が読み出される。一方、ライト状態（Ｗ）にある
フレームメモリ１には、書き込み制御回路７から書き込
み制御信号及び書き込みアドレスが引き続き供給され、
フレームデータ＃（１）が書き込まれる。

【００２４】次に、メモリ制御装置にＷ−ＶＳＹＮＣが
入力されると（タイミングｔ２）、図１１の状態遷移図
に基づきＳ７からＳ１０に状態が遷移して、（Ａ→Ｍ
２、Ｍ３→Ｂ）のスイッチング状態になる。この時点
で、ライト状態（Ｗ）にあるフレームメモリ１はフレー
ムデータ＃（１）が既に書き込まれたことになって、書
き込み制御回路７からの書き込み制御信号および書き込
みアドレスの供給が停止され、フレームメモリ１がリー
ド待機状態（Ｆ）になる。その代わりに、ライト待機状
態（Ｅ）のフレームメモリ２がライト状態（Ｗ）とな
り、書き込み制御回路７から書き込み制御信号及び書き
込みアドレスが供給されて、フレームメモリ２にフレー
ムデータ＃（２）が書き込まれる。リード状態（Ｒ）に
あるフレームメモリ３には、読み出し制御回路８から読
み出し制御信号及び読み出しアドレスが引き続き供給さ
れ、フレームデータ＃（０）が読み出される。

【００２５】以後、このようなサイクルで一連の動作が
繰り返し行われ、ディジタル映像信号としてフレームメ
モリ１〜３にフレームデータ＃（−１），＃（０），＃
（１），…が書き込まれ、所定のタイミングだけ遅れて
それらのフレームデータの読み出しが行われることによ
って、ディジタル映像信号の転送速度の変換が可能にな
る。

【００２６】

【発明が解決しようとする課題】従来のメモリ制御装置
は、上記のように構成されており、フレームメモリ１〜
３への書き込み系基準信号としてＷ−ＶＳＹＮＣやＷ−
ＨＳＹＮＣが、読み出し系基準信号としてＲ−ＶＳＹＮ
ＣやＲ−ＨＳＹＮＣが使用されている。

【００２７】しかし、従来のメモリ制御装置では、これ
らの基準信号の何れにも同期せずにフレームメモリへの
書き込み開始位置信号ＷＨＳＴＡＲＴのアドレス値（有
効データ設定値）が変更されるために、以下の様な不都
合があった。

【００２８】図１３は、有効データ設定値の変更を説明
するタイミング図である。書き込み系の制御値であるＷ
ＨＳＴＡＲＴのアドレス値は、図１３（ａ）に示すよう
にＷ−ＶＳＹＮＣも、Ｒ−ＶＳＹＮＣにも非同期の、任
意のタイミングでマイコン９により設定変更されてい
た。そのため、図１３が示すタイミングｔ０で信号ＷＨ
ＳＴＡＲＴが切り換えられた場合には、その後、タイミ
ングｔ２で書き込まれるフレームデータ＃（２）からこ
の設定アドレス値が有効となるように、書き込み制御回
路７で書き込み制御が行なわれる。

【００２９】そのような場合に、信号ＷＨＳＴＡＲＴで
指定される画素位置が、偶数番目から偶数番目に変更さ
れるのであれば、マスク回路１１では、変更前も変更後
も各ラインの先頭１画素のマスクは行われない。ところ
が、図１３に示すように画素位置の指定が偶数番目から
奇数番目に変更されたときには、同図（ｂ）に示すよう
に判別信号Ｓdが“Ｌ”から“Ｈ”になって、フレーム
メモリ２から読み出されているフレームデータ＃（−
１）に対して、マスク回路１１がフレーム中間位置以降
のラインの先頭１画素が削除されることになる。しか
し、このフレームデータ＃（−１）は設定変更が行われ
る前のフレームデータであるから、その先頭１画素のデ
ータは有効なデータとして書き込まれたものである。

【００３０】例えば、このＷＨＳＴＡＲＴの設定値が
“４”から“５”に変更されたとすると、フレームデー
タ＃（２）以降のデータについて、書き込み開始位置が
５番目のデータに変更となり、先頭１画素に対するマス
クもこのデータから行われなければならない。しかし、
ＬＳＢ判別回路１０では、この変更のあったタイミング
ｔ０の時点で判別信号Ｓdが“Ｈ”になり、フレームデ
ータ＃（−１）の途中のラインから、その先頭１画素を
マスクしてしまう。同様に、ＷＨＳＴＡＲＴの設定値が
奇数から偶数に変更された場合も、本来、マスクしなけ
ればならないフレームの画素データがマスクされないで
後段の処理回路に出力されてしまう。

【００３１】したがって、マイコン９によって設定値の
変更が行われた直後には、実際に読み出されなければな
らない各ラインの１画素分が欠けていたり、或いは余分
な画素まで読み出されてしまうなど読み出されるフレー
ムデータに不具合が生じる。このため、転送速度を変更
して出力される画面には、しばしば乱れが生じるという
問題点があった。

【００３２】この発明は、上記のような問題点を解消す
るためになされたもので、書き込み系の基準信号にも読
み出し系の基準信号にも同期しないで、書き込み系の制
御値が変更されたとしても、ごく小規模のハードウェア
の追加だけで読み出されるｎワードデータの有効データ
の範囲外のデータを確実に制限できるメモリ制御装置を
提供することを目的にしている。

【００３３】

【課題を解決するための手段】請求項１に係るメモリ制
御装置は、入力ディジタル信号の転送速度を変換して出
力するメモリ制御装置において、ライン単位で入力され
たディジタル信号をｎワード（ｎ≧２）幅で書き込むこ
とが可能な複数のフレームメモリと、前記フレームメモ
リを選択して前記ディジタル信号のうち有効データのみ
を選択されたフレームメモリに書き込むように制御する
書き込み制御手段と、前記フレームメモリに書き込まれ
たｎワードデータを読み出すための読み出し制御手段
と、前記書き込み制御手段に前記有効データを設定する
ための設定値を発生する設定値発生手段と、前記設定値
に基づいて前記フレームメモリに書き込まれたｎワード
データの有効データの範囲を示す判別信号を生成する判
別手段と、前記判別信号を前記有効データの書き込み先
頭位置まで遅延させるとともに、更に前記フレームメモ
リに前記ｎワードデータが書き込まれてから読み出され
るまでの時間だけ遅延させる遅延手段と、前記遅延され
た判別信号に基づいて前記フレームメモリから読み出さ
れるｎワードデータの有効データの範囲外のデータを制
限する手段とを備えたものである。

【００３４】請求項２に係るメモリ制御装置は、さら
に、フレームメモリから読み出されたｎワードデータを
１ワードデータに変換する変換手段を備え、制限手段
は、前記変換手段から出力される１ワードデータについ
て、有効データの範囲外のデータを制限するようにした
ものである。

【００３５】請求項３に係るメモリ制御装置は、さら
に、ライン単位で入力される１ワード幅のディジタル信
号をｎワードデータに変換する変換手段を備え、変換手
段の出力が前記フレームメモリに書き込まれるものであ
る。

【００３６】請求項４に係るメモリ制御装置では、読み
出し制御手段は、フレームメモリからライン単位でｎワ
ードデータを読み出すように構成されたものである。

【００３７】請求項５に係るメモリ制御装置では、読み
出し制御手段は、フレームメモリからブロック単位でｎ
ワードデータを読み出すように構成されたものである。

【００３８】請求項６に係るメモリ制御装置では、ｎワ
ードデータは２ワードデータである。

【００３９】請求項７に係るメモリ制御装置では、入力
ディジタル信号はディジタル映像信号である。

【００４０】

【発明の実施の形態】以下、添付した図面を参照して、
この発明の実施の形態を説明する。

【００４１】実施の形態１．図１は実施の形態１のメモ
リ制御装置を示すブロック回路図である図１において、
１〜３はフレームメモリ、４は第１のビット幅変換器、
５はデータ切換え器、６は第２のビット幅変換器であ
る。また、７は書き込み制御回路、８は読み出し制御回
路、９はマイコン、１０はＬＳＢ判別回路、１１はマス
ク回路である。

【００４２】これら符号１〜１１で示す各ブロックは、
図７に示す従来例のものと同様であって、それらの詳細
な説明は省略する。１００は、上記ＬＳＢ判別回路１０
からの判別信号Ｓdを所定時間だけ遅延させた新たな判
別信号Ｓ_Dを出力する遅延回路である。この遅延回路１
００には、判別信号Ｓd のほかに、Ｗ―ＶＳＹＮＣ及び
Ｒ―ＶＳＹＮＣが供給されている。

【００４３】この実施の形態１におけるメモリ制御装置
では、従来例のものと同様に、８ビット（１ワード）の
入力ディジタルデータＤinは、第１のビット幅変換器４
に入力され、１６ビット（２ワード）のディジタルデー
タに変換される。この１６ビットのディジタルデータ
は、データ切換え器５の端子Ａに入力され、図１１に示
すような状態遷移図に規定されるスイッチング状態に応
じて端子Ｍ１〜Ｍ３から出力され、フレームメモリ１〜
３の何れかに格納される。書き込み制御回路７は、マイ
コン９から入力される信号ＷＨＳＴＡＲＴの書き込み位
置の設定値にしたがって、フレームメモリ１〜３の何れ
かに対して書き込み制御信号及び書き込みアドレス等を
出力している。これによりフレームメモリ１〜３に対す
るフレームデータの書き込み動作が制御される。

【００４４】フレームメモリ１〜３の何れかに書き込ま
れたフレームデータは、データ切換え器５のスイッチン
グ状態が遷移して、それぞれのフレームメモリ１〜３が
リード状態になった時点で、読み出し制御回路８から出
力される読み出し制御信号及び読み出しアドレスにした
がって、１６ビットのディジタルデータとしてデータ切
換え器５に読み出される。これらの１６ビットのディジ
タルデータはデータ切換え器５に一旦入力された後、端
子Ｂから第２のビット幅変換器６に出力され、８ビット
のディジタルデータに変換される。そしてマスク回路１
１を介して１フレーム分の映像信号が１ライン単位で読
み出される。なお、データ切換え器５による１６ビット
のディジタルデータの切り換え動作については、従来例
のものと同様であり、ここでは説明を省略する。

【００４５】次に、この実施の形態１のメモリ制御装置
の動作について説明する。

【００４６】図２は、このメモリ制御装置の動作を説明
するためのタイミング図である。この図２（ｉ）に示す
ようなタイミングでマイコン９から信号ＷＨＳＴＡＲＴ
による設定変更が指令されると、従来例のものと同様に
フレームデータ＃（２）から、各ラインの書き込み開始
位置の変更が行われる（図２（ｈ））。それと同時に、
ＬＳＢ判別回路１０にもこの信号ＷＨＳＴＡＲＴが入力
される（図２（ｄ））。ここで、信号ＷＨＳＴＡＲＴに
示されている設定画素値のＬＳＢを判別して、判別信号
Ｓd （図２（ｊ））が形成され、それが遅延回路１００
に入力される。ここでは、従来例のものと同様、信号Ｗ
ＨＳＴＡＲＴの設定画素値が偶数である場合は判別信号
Ｓd は“Ｌ”となり、奇数であれば“Ｈ”として出力さ
れる。

【００４７】上記判別信号Ｓd が遅延回路１００に入力
されると、まず、Ｗ−ＶＳＹＮＣを基準にして２フレー
ム分遅延される（図２（ｋ）、（ｌ））。次に、Ｒ−Ｖ
ＳＹＮＣを基準にして１フレーム分遅延される（図２
（ｍ））。こうして遅延された判別信号Ｓ_D は、フレー
ムメモリ２からフレームデータ＃（２）が読み出される
Ｒ−ＶＳＹＮＣのタイミングと一致している。そして、
先述したようにフレームデータ＃（２）は、書き込み時
にＷＨＳＴＡＲＴによる書き込み開始位置の変更が行わ
れたデータである。すなわち、判別信号Ｓ_D は書き込み
開始位置の変更が行われる以前のフレームデータには全
く影響を与えることはなく、変更が行われたフレームデ
ータのタイミングと完全に一致するものとなる。

【００４８】いま、マイコン９からＷＨＳＴＡＲＴの設
定値が“４”から“５”に変更されたとする。フレーム
データ＃（１）の書き込み動作はＷＨＳＴＡＲＴ＝
“４”の状態で行われる。そして、フレームデータ＃
（２）の書き込み動作はＷＨＳＴＡＲＴ＝“５”の状態
で行われる。ここでＷＨＳＴＡＲＴは、書き込み制御回
路７に入力されると同時に、ＬＳＢ判別回路１０に入力
されている。このＬＳＢ判別回路１０では、ＷＨＳＴＡ
ＲＴから設定された画素位置が奇数か偶数かを判別し、
その判別信号Ｓd を遅延回路１００に出力する。したが
って、ＷＨＳＴＡＲＴが“４”から“５”に変化する
と、ＷＨＳＴＡＲＴが奇数から偶数に変化したことにな
り、判別信号Ｓdが“Ｌ”から“Ｈ”に変化する。

【００４９】この判別信号Ｓd は遅延回路１００に入力
されると、先述したように遅延された判別信号Ｓ_D とな
り、フレームデータ＃（２）を読み出すタイミングで出
力される。即ち、このフレームデータ＃（２）はＷＨＳ
ＴＡＲＴ＝“５”の状態に設定されてから書き込まれた
ものであるから、従来例において、既に説明したように
（図９及び図１０参照）、各ラインの先頭１画素の余分
なデータを削除する必要がある。したがって、フレーム
データ＃（２）を読み出すタイミングで判別信号Ｓ_D が
“Ｈ”であれば、フレームデータ＃（２）以降の各フレ
ームでは、マスク回路１１において各ラインの先頭１画
素のデータがマスクされることになる。

【００５０】また、フレームデータ＃（１）以前の各フ
レームデータは、ＷＨＳＴＡＲＴが“４”に設定された
状態で書き込まれたものであるから、各ラインの先頭１
画素を削除する必要はない。この実施の形態１のメモリ
制御装置では、読み出されたフレームデータ＃（１）以
前では判別信号Ｓ_D が“Ｌ”であるので、マスク回路１
１でマスクされることはない。

【００５１】上述した動作説明は、ＷＨＳＴＡＲＴが偶
数から奇数に変化した場合であった。図３は、反対にＷ
ＨＳＴＡＲＴが奇数から偶数に変化した場合の、メモリ
制御装置の動作を説明するためのタイミング図である。

【００５２】例えばマイコン９からのＷＨＳＴＡＲＴが
“５”から“４”に変化した場合、判別信号Ｓ_D はフレ
ームデータ＃（２）を読み出すタイミングで出力される
ので、フレームデータ＃（１）以前の各フレームデータ
については、ＷＨＳＴＡＲＴ＝“５”、すなわち奇数画
素と設定され、各ラインの先頭１画素をマスクしてい
る。しかし、フレームデータ＃（２）以降のデータにつ
いては、ＷＨＳＴＡＲＴ＝“４”、すなわち偶数画素に
変更されるため、各ラインの先頭１画素のデータはマス
クされない。

【００５３】以上のように、この実施の形態１における
メモリ制御装置によれば、ＷＨＳＴＡＲＴが、Ｗ−ＶＳ
ＹＮＣ及びＲ−ＶＳＹＮＣと全く非同期に設定された場
合であっても、書き込み時と読み出し時のフレーム間の
遅延量を考慮した遅延判別信号Ｓ_D を形成するようにし
たので、フレームメモリ１〜３への書き込み開始位置を
変更しても、読み出されるフレームデータが画面に出力
された時、乱れる等の問題が生じない。したがって、メ
モリの書き込み開始位置が変更された出力信号は一瞬た
りとも乱れることなしに正常な出力画面を構成すること
ができる。

【００５４】また、この実施の形態１におけるメモリ制
御装置では、画面の有効エリア等を変更する場合は、書
き込み時の取り出し位置を制御するだけで、読み出し側
の制御を常に一定にすることができる。しかも、書き込
み時と読み出し時のフレーム間の遅延量の設定も、例え
ば１つのＤフリップフロップのみによって構成される簡
単な遅延回路で、書き込みアドレスのＬＳＢのみを遅ら
せることによって実現でき、ハードウェアも小規模にな
る。

【００５５】また、フレームメモリからデータを読み出
している途中で、読み出し側の制御値が変更されること
はない。したがって、書き込み開始位置の変更によっ
て、フレームメモリからの出力画面が乱れることはな
い。同様に、モニタの焼き付け防止のために、例えば、
画素単位で表示位置を移動させる場合でも、フレームメ
モリの制御値を変更しても出力画面は乱れない。

【００５６】さらに、上記実施の形態１では、８ビット
（１ワード）幅で入力される画像データを１６ビット幅
に変換してフレームメモリに記憶するような処理を行っ
ているが、アナログ信号のサンプリング時点で２ワード
単位で画像データを出力するＡ／Ｄコンバータを使用し
た場合などでは、８ビット−１６ビットのビット幅変換
を行う必要はない。

【００５７】実施の形態２．図４は、この発明の実施の
形態２におけるメモリ制御装置の構成を示すブロック回
路図である。

【００５８】図４において、符号１〜３、５、７〜１
０、１００で示す各ブロックについては、実施の形態１
で説明したものと同様であり、それらの詳細な説明は省
略する。２００は、上記遅延回路１００からの判別信号
Ｓ_D に基づいて制御信号を発生する制御信号発生回路で
ある。この制御信号発生回路２００には、判別信号Ｓd
のほかに、Ｗ―ＶＳＹＮＣ及びＲ―ＶＳＹＮＣが供給さ
れ、フレームメモリ１〜３から読み出された１６ビット
のディジタルデータのうち、上位８ビットデータ及び下
位８ビットデータがそれぞれ有効であるか否かを表す制
御信号ＨＡＣＴ及びＬＡＣＴを生成している。以下で
は、上位データが有効である場合には、ＨＡＣＴ＝
“Ｈ”が出力され、下位データが有効である場合には、
ＬＡＣＴ＝“Ｈ”が出力されるものとする。

【００５９】図５は、このメモリ制御装置の動作を説明
するためのタイミング図である。図５（ａ）に示すよう
に、データ切換え器５に入力されるデータは、画像デー
タが２画素（１６ビット幅）単位でＡ／Ｄ変換されてお
り、フレームメモリ１〜３には入力される画像データを
２ワード（２画素）単位で書き込まれる。したがって、
各ラインの書き込み開始位置（従来例および実施の形態
１と同様に、信号ＷＨＳＴＡＲＴによって指定されるも
のとする）が奇数画素の場合は、フレームメモリ１〜３
には先頭１画素分の余分なデータが書き込まれることに
なる。このため、フレームメモリ１〜３から２ワード単
位で読み出されるディジタルデータとともに、図５
（ｂ）（ｃ）に示すように２画素単位の１６ビットデー
タのそれぞれ上位データと下位データに対して画像デー
タが有効であるか否かを表す制御信号を後段の処理回路
へ出力している。

【００６０】以下に、実施の形態１と同様、図２に示す
タイミング図をも参照して、このメモリ制御装置の動作
を説明する。図２（ｉ）に示すタイミングでマイコン９
からＷＨＳＴＡＲＴの設定の変更がなされると、実施の
形態１と同様に、フレームデータ＃（２）から、各ライ
ンのＷＨＳＴＡＲＴの変更が行われる。同時にＷＨＳＴ
ＡＲＴはＬＳＢ判別回路１０に入力され、ＷＨＳＴＡＲ
ＴのＬＳＢが判別され、その判別信号Ｓdが遅延回路１
００に入力される。すなわち、実施の形態１と同様に、
ＷＨＳＴＡＲＴの設定値が偶数の場合には判別信号Ｓd
が“Ｌ”となり、奇数の場合は“Ｈ”となる。

【００６１】遅延回路１００に入力された判別信号Ｓd
は、まず、Ｗ−ＶＳＹＮＣを基準にして２フレーム分だ
け遅延される。次に、Ｒ−ＶＳＹＮＣを基準にして１フ
レーム分遅延される。このようにＲ−ＶＳＹＮＣに同期
して遅延された判別信号Ｓ_Dは、図２（ｍ）のタイミン
グ図に示すようにフレームデータ＃（２）が読み出され
るタイミングと一致している。このフレームデータ＃
（２）は、書き込み時にＷＨＳＴＡＲＴによる書き込み
開始位置の変更が行われたフレームである。したがっ
て、判別信号Ｓ_D は変更が行われる以前のデータに影響
を与えることはなく、変更が行われたデータとタイミン
グが完全に一致することになる。

【００６２】遅延回路１００から出力される判別信号Ｓ
_D は、制御信号発生回路２００に入力される。この制御
信号発生回路２００では、図５（ｂ）（ｃ）に示すよう
に、判別信号Ｓ_D の極性にしたがってＨＡＣＴおよびＬ
ＡＣＴを出力する。即ち、ＷＨＳＴＡＲＴ＝１の場合に
は、２ワード単位で読み出された１６ビットデータの上
位８ビットデータが先頭１画素分の余分なデータとして
認識される。

【００６３】このように、この実施の形態２におけるメ
モリ制御装置によれば、フレームメモリ１〜３に供給さ
れるＷＨＳＴＡＲＴを、Ｗ−ＶＳＹＮＣやＲ−ＶＳＹＮ
Ｃとはまったく非同期に変更しても書き込み時と読み出
し時のフレーム間の遅延量が考慮されているので、出力
信号が乱れることなく、正常な出力画面を得ることがで
きる。

【００６４】さらに、画面の有効エリア等を変更する場
合は、書き込み時の取り出し位置を制御するだけでよ
く、読み出し側の制御値は常に一定にしておけばよい。
また、書き込み時と読み出し時のフレーム間の遅延は、
例えば１つのＤフリップフロップのみによって構成され
る遅延回路により、書き込みアドレスのＬＳＢのみを遅
らせることで実現され、ハードウエァも小規模になる。

【００６５】また、フレームメモリからデータを読み出
している途中で、読み出し側の制御値が変更することは
なく、したがって、書き込み開始位置の変更によって、
フレームメモリからの出力画面が乱れることはない。同
様に、モニタの焼き付け防止のために、例えば画素単位
で表示位置を移動させる場合でも、フレームメモリの制
御値を変更しても出力画面は乱れない。

【００６６】なお、上記実施の形態１、２では、画素位
置を指定する信号（ＷＨＳＴＡＲＴ）の設定値を変更す
る場合について述べたが、このＷＨＳＴＡＲＴに関する
場合だけでなく、書き込み制御に関する他の設定値、例
えば垂直書き込みスタート値など、他の設定値を変更す
る場合に際して適用して同様の効果を得ることができ
る。

【００６７】また、上記実施の形態１、２では、３フレ
ーム分のフレームメモリ１〜３を用いて転送速度を変換
する場合について説明した。しかし、フレームメモリの
容量は必ずしも３フレーム分必要ではなく、少なくとも
２フレーム分の容量を備えたフレームメモリ制御装置で
あれば同様の効果を得ることができる。

【００６８】また、上記実施の形態１、２におけるデー
タ切換え器５には、図１１に示す状態遷移図のものを一
例として用いているが、必ずしもこのような状態遷移で
ある必要はなく、他のスイッチング状態のデータ切換え
動作がプログラムされていても同様の効果を得ることが
できる。

【００６９】また、上記実施の形態１、２のメモリ制御
装置では、必ずしも映像信号を構成するディジタルデー
タを入力する必要はなく、他のいかなるディジタルデー
タが入力されるメモリ制御装置であっても同様の効果を
得ることができる。

【００７０】また、上記実施の形態１、２では、フレー
ムメモリ１〜３でのデータの書き込み、読み出しを２ワ
ード幅（１６ビット）で行っていたが、必ずしも２ワー
ド単位である必要はない。ｎワード（ｎ≧２）単位でフ
レームメモリへの書き込み、読み出しを行う場合にも、
ｎワード（ｎ≧２）幅でフレームメモリに書き込まれた
開始位置と、本来の有効データとして読み出されるべき
開始位置との差を判別できる。そして、この判別結果を
示す判別信号を、有効データがフレームメモリから読み
出されて、その後に１ワードデータに変換されるタイミ
ングまで遅延させ、実際にフレームメモリから読み出さ
れる有効データと同一のタイミングでマスク回路に供給
することにより、上記実施の形態１、２と同等の効果を
得ることができる。

【００７１】さらに、上記実施の形態１、２では、フレ
ームメモリ１〜３内の映像データを読み出す場合に、ラ
イン単位で読み出すとともに、有効データがフレームメ
モリ１〜３からライン単位で読み出されるタイミングま
で判別信号Ｓd を遅延させ、実際にフレームメモリ１〜
３から読み出される有効データと同一のタイミングでマ
スク回路１１に供給していた。しかし、この発明のメモ
リ制御装置では、映像データの読み出しを必ずしもライ
ン毎に行う場合に限定されない。

【００７２】図６は、１フレーム分の映像信号を複数の
ブロックに区分した様子を示す図である。

【００７３】図６に示すように、例えば水平方向８画
素、垂直方向８ラインからなるブロック単位で映像デー
タを読み出す場合には、ｎワード（ｎ≧２）幅でフレー
ムメモリに書き込まれた開始位置と、本来の有効データ
として読み出されるべき開始位置との差を判別する。そ
して、この判別結果を示す判別信号を有効データがフレ
ームメモリからブロック単位で読み出されるタイミング
まで遅延させ、実際にフレームメモリから読み出される
有効データと同一のタイミングでマスク回路に供給すれ
ば、実際にフレームメモリから読み出される出力画面が
乱れることはない。

【００７４】

【発明の効果】請求項１の発明に係るメモリ制御装置で
は、フレームメモリに書き込まれたｎワードデータの有
効データの範囲を示す判別信号を、有効データの範囲の
ｎワードデータが読み出されるまで遅延させるように構
成されているので、ｎワード単位で画像データをフレー
ムメモリに書き込んだ後、読み出されるｎワードデータ
の有効データの範囲外のデータを確実に制限することが
できる。

【００７５】請求項２の発明に係るメモリ制御装置で
は、フレームメモリに書き込まれたｎワードデータの有
効データの範囲を示す判別信号を、有効データの範囲の
１ワードデータが読み出されるまで遅延させるように構
成されているので、ｎワード単位で画像データをフレー
ムメモリに書き込んだ後、読み出されるｎワードデータ
を１ワードデータに変換した際の画像データに対する有
効データの範囲外のデータを確実に制限することができ
る。

【００７６】請求項３の発明に係るメモリ制御装置で
は、ライン単位で入力される１ワード幅のディジタル信
号をｎワードデータに変換するように構成されているの
で、ｎワード単位で画像データをフレームメモリに書き
込んだ後、読み出されるｎワードデータの有効データの
範囲外のデータを確実に制限することができる。

【００７７】請求項４の発明に係るメモリ制御装置で
は、フレームメモリに書き込まれたｎワードデータの有
効データの範囲を示す判別信号を、有効データの範囲の
ｎワードデータがライン単位で読み出されるまで遅延さ
せるように構成されているので、ｎワード単位で画像デ
ータをフレームメモリに書き込んだ後、ライン単位で読
み出されるｎワードデータの有効データの範囲外のデー
タを確実に制限することができる。

【００７８】請求項５の発明に係るメモリ制御装置で
は、フレームメモリに書き込まれたｎワードデータの有
効データの範囲を示す判別信号を、有効データの範囲の
ｎワードデータがブロック単位で読み出されるまで遅延
させるように構成されているので、ｎワード単位で画像
データをフレームメモリに書き込んだ後、ブロック単位
で読み出されるｎワードデータの有効データの範囲外の
データを確実に制限することができる。

【００７９】請求項６の発明に係るメモリ制御装置で
は、フレームメモリへの書き込み開始位置が奇数か偶数
かに応じて形成される判別信号を、有効データの範囲の
２ワードデータが読み出されるまで遅延させるように構
成されているので、２ワード単位で画像データをフレー
ムメモリに書き込んだ後、読み出される２ワードデータ
の有効データの範囲外のデータを確実に制限することが
できる。

【００８０】請求項７の発明に係るメモリ制御装置で
は、入力ディジタル信号にディジタル映像信号を用いる
ことにより、水平書き込み開始位置を変更した際に、書
き込み時の開始アドレスだけを変更し、読み出し時の制
御操作は変更せずに、ごく小規模のハードウェアの追加
だけで、出力画面の乱れを防止できる。

【図面の簡単な説明】

【図１】実施の形態１のメモリ制御装置を示すブロッ
ク回路図である。

【図２】実施の形態１の動作を説明するためのタイミ
ング図である。

【図３】実施の形態１の動作を説明するためのタイミ
ング図である。

【図４】実施の形態２のメモリ制御装置を示すブロッ
ク回路図である。

【図５】実施の形態２の動作を説明するためのタイミ
ング図である。

【図６】１フレーム分の映像信号を複数のブロックに
区分した様子を示す図である。

【図７】従来例のメモリ制御装置を示すブロック回路
図である。

【図８】メモリへの書き込みの動作を説明する概念図
である。

【図９】従来装置の動作を説明するためのタイミング
図である。

【図１０】従来装置の動作を説明するためのタイミン
グ図である。

【図１１】フレームメモリの状態遷移の一例を示す図
である。

【図１２】従来装置の動作を説明するためのタイミン
グ図である。

【図１３】従来装置の動作を説明するためのタイミン
グ図である。

【符号の説明】

１〜３フレームメモリ、４第１のビット幅変換
器、５データ切換え器、６第２のビット幅変換
器、７書き込み制御回路、８読み出し制御回
路、９マイコン、１０ＬＳＢ判別回路、１１
マスク回路、１００遅延回路、２００制御信
号発生回路。

Claims

【特許請求の範囲】

【請求項１】入力ディジタル信号の転送速度を変換し
て出力するメモリ制御装置において、ライン単位で入力されたディジタル信号をｎワード（ｎ
≧２）幅で書き込むことが可能な複数のフレームメモリ
と、前記フレームメモリを選択して前記ディジタル信号のう
ち有効データのみを選択されたフレームメモリに書き込
むように制御する書き込み制御手段と、前記フレームメモリに書き込まれたｎワードデータを読
み出すための読み出し制御手段と、前記書き込み制御手段に前記有効データを設定するため
の設定値を発生する設定値発生手段と、前記設定値に基づいて前記フレームメモリに書き込まれ
たｎワードデータの前記有効データの範囲を示す判別信
号を生成する判別手段と、前記判別信号を前記有効データの書き込み先頭位置まで
遅延させるとともに、更に前記フレームメモリに前記ｎ
ワードデータが書き込まれてから読み出されるまでの時
間だけ遅延させる遅延手段と、前記遅延された判別信号に基づいて前記フレームメモリ
から読み出されるｎワードデータの前記有効データの範
囲外のデータを制限する手段とを備えたことを特徴とす
るメモリ制御装置。
【請求項２】さらに、前記フレームメモリから読み出
されたｎワードデータを１ワードデータに変換する変換
手段を備え、前記制限手段は、前記変換手段から出力される１ワード
データについて、有効データの範囲外のデータを制限す
るようにしたことを特徴とする請求項１に記載のメモリ
制御装置。
【請求項３】さらに、ライン単位で入力される１ワー
ド幅のディジタル信号をｎワードデータに変換する変換
手段を備え、前記変換手段の出力が前記フレームメモリに書き込まれ
ることを特徴とする請求項１又は請求項２に記載のメモ
リ制御装置。
【請求項４】前記読み出し制御手段は、前記フレーム
メモリからライン単位でｎワードデータを読み出すよう
に構成されていることを特徴とする請求項１乃至請求項
３のいずれかに記載のメモリ制御装置。
【請求項５】前記読み出し制御手段は、前記フレーム
メモリからブロック単位でｎワードデータを読み出すよ
うに構成されていることを特徴とする請求項１乃至請求
項３のいずれかに記載のメモリ制御装置。
【請求項６】前記ｎワードデータは２ワードデータで
あることを特徴とする請求項１乃至請求項５のいずれか
に記載のメモリ制御装置。
【請求項７】前記入力ディジタル信号はディジタル映
像信号であることを特徴とする請求項１乃至請求項６の
いずれかに記載のメモリ制御装置。