JPH04306743A - 集積回路マイクロプロセッサのデバッグ支援システム - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、集積回路マイクロプロ
セッサにおけるプログラム開発を支援するためのデバッ
グ支援ハードウエアに関するものである。

【０００２】

【従来の技術】集積回路マイクロプロセッサ用のプログ
ラムを開発する場合、ソフトウエア単独、あるいはハー
ドウエアおよびソフトウエアの共同によるデバッガと呼
ばれるデバッグ支援システムが使用されることが多い。 特に、マイクロプロセッサ応用システムを開発する途上
では、ソフトウエアのみからなる所謂ソフトウエア・デ
バッガでは対処できない場合が多いので、ハードウエア
を使用したデバッグ支援システムが採用されるのが現状
である。

【０００３】このハードウエアを使用したデバッグ支援
システムは、エミュレータあるいはイン・サーキット・
エミュレータと呼ばれ、数々の形態で実用化されている
。これらのデバッグ支援システムに備わっている一般的
な機能としてブレークと呼ばれるものがある。ブレーク
とは、デバッグ対象のプログラムの実行途中において、
その実行を一旦打切り、制御をデバッグ・プログラムに
移行させる機能である。デバッグ・プログラムの実行に
よって、実行途中のレジスタおよびメモリの内容、まは
たそれまでの実行履歴を調べることが可能である。

【０００４】このブレークを外部ハードウエアによって
行う場合には、マイクロプロセッサが出力するアドレス
を検査して、ブレークの対象となるアドレスが出力され
た場合に、マイクロプロセッサに割り込みを掛ける方法
、あるいは、ブレークの対象となるアドレスが出力され
た場合にマイクロプロセッサがフェッチを行おうとする
命令をハードウエアでオーバライドする方法等が採用さ
れている。しかし、アドレスを検出して割り込みを掛け
る方法では、内部で高度にパイプライン化されたマイク
ロプセッサの場合には、外部でアドレスを検出した時点
ではマイクロプロセッサ内部の実行は遙に先行している
ので、意図した時点で実行を中断できない場合がある。 また、後者のフェッチを行おうとする命令をオーバライ
ドする方法では、命令の先頭番地が明らかになっている
場合には問題はないが、それ以外の場合には、誤動作を
引き起こすおそれがある。かかる誤動作を回避するため
には、マイクロプロセッサ内の命令デコーダに匹敵する
命令解釈回路を外部に設けて命令ストリームを観測せざ
るを得ず、このようにするとハードウエア量が非常に大
きくなってしまう。さらに、マイクロプロセッサがキャ
ッシュ・システム等を内蔵している場合には、いずれの
方法を採用しても、目標とする実行段階でブレークを掛
けることが更に困難になる。

【０００５】そこで、ブレークを掛けるためのハードウ
エアをマイクロプロセッサの内部に取り込むことが考え
られている。このようにすると、内部のタイミング信号
を利用できるので、高度にパイプライン化されたマイク
ロプロセッサ、キャッシュ・システムなどを内蔵したマ
イクロプロセッサにおいても、適切な内部信号を利用し
て意図した時点で実行を中断することが可能である。

【０００６】いずれにせよ、一般的に利用されているデ
バッグ支援システムは、そのためのハードウエアがマイ
クロプロセッサの内外のいずれに取付けられている場合
においても、アドレス出力を監視して、特定のアドレス
出力を検出した時点でブレークを掛けるという基本的動
作は同一である。

【０００７】

【発明が解決しようとする課題】本発明の課題は、アド
レスを検出することなく、意図する時点でデバッグ用の
ブレークを掛けることの可能なデバッグ支援システムを
実現することにある。

【０００８】

【課題を解決するための手段】本発明による集積回路マ
イクロプロセッサのデバッグ支援システムは、機械語命
令をフェッチする命令フェッチ装置と、この命令フェッ
チ装置によってフェッチされた機械語命令を解読する命
令デコード装置と、命令フェッチ装置によってフェッチ
された機械語命令を受け取り、この機械語命令のオペレ
ーション・コードが予め設定されている特定のオペレー
ション・コードであるか否かを識別し、特定のオペレー
ション・コードである場合には、命令デコード装置に対
してその旨を通報する命令認識装置と、命令デコード装
置のデコード結果を実行する命令実行装置とを有してお
り、命令デコード装置は、命令認識装置から通報を受け
取った場合には、この命令フェッチ装置によってフェッ
チされた機械語命令のデコード動作を中断して、ブレー
クを指示する予め定義済みのデコード結果を生成し、命
令実行装置に供給するようになっている。

【０００９】ここに、命令実行装置がブレークを受け付
けて、デバッグ動作を行っている間は、ブレークが発生
することのないように、命令認識装置の動作を制御する
ことが望ましい。

【００１０】

【実施例】以下に、図面を参照して本発明の実施例を説
明する。

【００１１】図１には、本発明の一実施例の主要構成部
分のブロック図を示してある。本例は、ＣＭＯＳ集積回
路上に実現されたマイクロプロセッサに対して本発明の
デバッグ支援システムを適用した例である。主記憶装置
１に格納されている機械語命令群は、順次に、１６ビッ
ト幅の外部データ・バス２を介して命令フェッチ装置３
によってフェッチされる。フェッチされた機械語命令は
、命令デコード装置４に転送されて、ここで、解読され
て、命令実行装置５が実行可能な形式に変換される。 変換後の命令は命令実行装置５に転送され、ここにおい
て実行される。

【００１２】６は命令認識装置であり、命令フェッチ装
置３から命令デコード装置４に転送される機械語命令が
、この命令認識装置に対しても転送される。命令認識装
置６においては、転送されてきた機械語命令を検査して
、それが、ブレークを発生させるべき特定のオペレーシ
ョン・コードを有しているか否かを判別する。特定のオ
ペレーション・コードであることを判別した場合には、
ブレーク指示信号Ｓ６を命令デコード装置４に対して出
力する。命令デコード装置４においては、このブレーク
指示信号Ｓ６を受け取ると、通常の命令デコード動作を
放棄して、ブレークを指示する予め定義済みのデコード
結果を生成し、これを命令実行装置５に転送する。 命令実行装置５では、このブレーク動作命令を受け取る
と、ブレーク動作を開始すると共に、ブレーク受付信号
Ｓ５を命令認識装置６に対して出力する。このブレーク
受付信号Ｓ５を受け取ると、命令認識装置６は命令認識
動作を中断する。すなわち、フェッチされた機械語命令
がブレークを発生させるべき特定のオペレーション・コ
ードであるか否かの判別動作を中断する。本例において
、命令認識装置６は３２ビット幅の制御レジスタを内蔵
しており、このレジスタ内に、ブレーク動作の開始、再
開、および認識すべき機械語命令に関する情報がそれぞ
れ格納可能となっている。また、本例では命令認識装置
６と命令実行装置５とが３２ビット幅の内部データ・バ
ス７で結合されており、命令認識装置６内の制御レジス
タの内容を、命令実行装置５において実行される命令に
よって読み書き可能となっている。

【００１３】図２には、上記の命令フェッチ装置３、命
令デコード装置４および命令認識装置６の接続部分の詳
細を示してある。図に示すように、命令フェッチ装置３
はコード・バッファ３１および入力セレクタ３２を備え
ている。コード・バッファ３１は２組の１６ビット・バ
ッファから構成されており、１６ビット幅の外部データ
・バス２から外部バス・インターフェース（図示せず）
を介して３２ビットに整列された機械語命令を格納する
。入力セレクタ３２は、コード・バッファ３１を構成す
る１６ビットバッファのうちのいずれに格納されている
機械語命令を転送するのかを選択するためのマルチプレ
クサ回路である。

【００１４】命令認識装置６において、入力コード・バ
ッファ６１は上記の入力セレクタ３２を介して供給され
る機械語命令をラッチして、トラップ・オペレーション
・コード・コンパレータ６２に対する出力を発生する。 このトラップ・オペレーション・コード・コンパレータ
６２に対する出力は４系統に分割されて供給される。

【００１５】ここのトラップ・オペレーション・コード
・コンパレータ６２において、受け取った内容が、ブレ
ークを発生させるべきオペレーション・コードが格納さ
れているトラップ・オペレーション・コード・レジスタ
６３の内容と比較される。この比較動作は、４系統がそ
れぞれ独立に行われる。次に、コントロール・レジスタ
（マスク）・コンパレータ６４には、トラップ・オペレ
ーション・コード・コンパレータ６２での比較結果が供
給されると共に、命令デコード装置４の側から後述する
デコードＰＬＡの出力が供給される。これらの出力と、
自身の持つマスク値とに基づき、ブレークを起こすべき
予め定められたオペレーション・コードが得られたか否
かの判別を行う。なお、トラップ・オペレーション・コ
ード・レジスタ６３およびコントロール・レジスタ（マ
スク）・コンパレータ６４は、３２ビットの内部データ
・バス７を介して、命令実行装置５に接続されている。

【００１６】命令デコード装置４のデコードＰＬＡ４１
においては、命令フェッチ装置３の入力セレクタ３２を
通過した機械語命令を受け取る。このデコードＰＬＡ４
１は、機械語命令をデコードする共に、デコード対象と
なっている機械語命令の部分がオペレーション・コード
部分なのか否かを常時判定している。デコードＰＬＡ４
１の出力は、デコード済み命令バッファ制御回路４２に
供給されると共に、上記の命令認識装置のコントロール
・レジスタ（マスク）・コンパレータ６４にも供給され
る。

【００１７】図３には、命令認識装置６のトラップ・オ
ペレーション・コード・レジスタ６３のビット構成を示
してある。このレジスタはトラップすべきオペレーショ
ン・コードを格納するためのレジスタであり、４系統の
コンパレータ６２に合わせて８ビット毎に４区画された
３２ビット構成となっている。図においては、比較の４
系統を、最下位ビットの側から「ＴＲＡＰ　ＯＰ−ＣＯ
ＤＥ０　」、「ＴＲＡＰ　ＯＰ−ＣＯＤＥ１　」、「Ｔ
ＲＡＰ　ＯＰ−ＣＯＤＥ２　」、「ＴＲＡＰ　ＯＰ−Ｃ
ＯＤＥ３　」として示してある。これらの区画単位を８
ビット構成とした理由は、本例における機械語命令が８
ビット単位で可変長だからである。従って、機械語命令
の体系が異なれば、これに伴ってレジスタ６３の構成も
異なる。同様に、全体として３２ビット構成とした理由
は、内部バス幅である３２ビットに合わせたためであり
、内部バス幅に応じて全体のビット数も異なる。

【００１８】図４には、コントロール・レジスタ（マス
ク）・コンパレータ６４内のコントロール・レジスタの
ビット構成を示してある。このレジスタは、トラップす
べきオペレーション・コードの形式指定、トラップの実
行の許否、および、比較４系統のうちの「ＯＰ−ＣＯＤ
Ｅ０」と呼ばれる一つの系統に特有なトラップ比較マス
クの制御のために使用される。このレジスタは３２ビッ
ト構成であるが、そのうちの下位１７ビットがこれらの
目的のために使用される。１７ビットのうち、下位８ビ
ットは、トラップすべきオペレーション・コードの形式
指定を行うためのビット群（ＭＡＰ０、ＭＡＰ１、ＭＡ
Ｐ２、ＭＡＰ３）であり、４系統の比較回路に対して２
ビットずつ割り当てられた構成となっている。本例のマ
イクロプロセッサでは３種類の異なるオペレーション・
コード体系の命令を処理可能となっており、このために
、２ビットを用いて、トラップすべきオペレーション・
コードが３種類のうちのいずれの体系に属するものであ
るのかを指定するようになっている。取り扱う機械語命
令の体系が異なれば、それに応じて体系を特定するため
のビット構成も異なってくる。また、オペレーション・
コード体系が１種類の場合には、かかるビット群は不要
となる。

【００１９】次に、コントロール・レジスタの中位８ビ
ット（ＴＲＡＰ　ＯＰ−ＣＯＤＥ０−ＭＡＳＫ）は、比
較回路の拡張に用いられるビット群であり、比較４系統
のうちの「ＯＰ−ＣＯＤＥ０」と呼ばれる一つの系統に
対してのみ実施された拡張を制御するための制御ビット
群である。この制御ビット群のうちの一つのビットを「
１」に設定することによって、「ＯＰ−ＣＯＤＥ０」系
統の該当するビットの比較が禁止される。かかる制御は
、比較４系統の全てに対して適用することも可能であり
、またいずれに対しても施さないように設定することも
可能である。次に、レジスタの１７ビット目（ＴＥＮ）
は、比較回路全体の許可、不許可を制御するためのもの
である。このビットは、内部バス７を介して命令により
読み書き可能である。また、このビットは、オペレーシ
ョン・コード・トラップの受付、実行を示す信号によっ
て強制的に不許可の状態に設定可能である。

【００２０】本例のマイクロプロセッサにおいては、ま
ず、ブレークを発生させるべき特定のオペレーション・
コードを、命令認識装置６におけるトラップ・オペレー
ション・コード・レジスタ６３（図３参照）に格納する
。また、コントロール・レジスタ（マスク）コンパレー
タ６４内のコントロール・レジスタ（図４参照）の内容
を設定する。この状態で、デバッグ対象のプログラムを
実行する。プログラム実行中において、命令フェッチ装
置３でフェッチされた機械語命令は、命令デコード装置
４に転送されると共に、命令認識装置６に対しても転送
される。命令認識装置６のトラップ・オペレーション・
コード・コンパレータ６２においては、受け取った機械
語命令のオペレーション・コードを、レジスタ６３に格
納されているオペレーション・コードと比較する。

【００２１】ブレークを発生させるべき命令オペレーシ
ョン・コードが供給された場合には、このコンパレータ
６２において一致が得られ、一致を示す信号がコントロ
ール・レジスタ（マスク）・コンパレータ６４に供給さ
れる。コントロール・レジスタ（マスク）・コンパレー
タ６４では、この一致信号と、命令デコード装置４から
得られるデコードＰＬＡ出力と、自身の持つマスク値と
に基づき、ブレークを発生させるべき特定のオペレーシ
ョン・コードが得られたか否かの最終判別を行う。この
特定のオペレーション・コードが得られたと判別された
場合には、その旨を示す信号Ｓ６を命令デコード装置４
のデコード済み命令バッファ制御回路４２に出力する。 これ以後は、命令デコード装置４では命令フェッチ装置
３でフェッチされた機械語命令のデコード結果の代わり
に、ブレークを指示する予め定義済みのデコード結果を
生成して、この生成したデコード結果を命令実行装置５
に転送する。命令実行装置５では、これによりブレーク
動作を開始する。

【００２２】ブレーク動作が開始されると、ブレーク受
付信号Ｓ５が命令実行装置５から命令認識装置６に出力
される。このブレーク受付信号Ｓ５を受け取ると、命令
認識装置６のトラップ・コントロール・レジスタの１７
ビット目（ＴＥＮ）が、比較動作の不許可を示す状態に
強制的に設定される。従って、この後は、命令認識装置
における比較動作は行われない。ブレーク動作が終了す
ると、ブレーク受付信号Ｓ６の出力が止み、トラップ・
コントロール・レジスタの１７ビット目の内容が、再び
比較動作を許可する状態に戻される。

【００２３】このように、本例においては命令認識装置
を配置して、ブレークを発生させるべき特定のオペレー
ション・コードを検出し、かかるオペレーション・コー
ドが検出されたときには命令デコード装置を制御して、
ブレーク動作を開始させるようにしている。よって、命
令実行に伴って発生するアドレスに基づくことなく、意
図する時点でブレークを起こして、プログラムのデバッ
グ作業を行うことが可能になる。また、本例では、ブレ
ーク動作の実行中には命令認識装置の動作を不許可の状
態に設定しているので、ブレーク動作の実行中にブレー
クが発生することを回避できる。

【００２４】

【発明の効果】以上説明したように、本発明の集積回路
マイクロプロセッサにおいては、特定のオペレーション
・コードを有する機械語命令がフェッチされたことを検
出可能なハードウエアを内部に組み込み、かかる特定の
オペレーション・コードを検出したときにブレーク動作
を開始するようにしている。従って、本発明によれば、
命令の実行に伴い発生するアドレスに基づきブレーク動
作の開始を制御する必要がなくなる。従って、意図する
時点でブレークを発生させることが困難であるといった
アドレス検出に基づくブレーク動作制御方法の問題点を
解消することができ、意図するプログラムのデバッグ作
業を容易に実現することができる。

【図面の簡単な説明】

【図１】本発明の一実施例の主要構成部分を示す概略ブ
ロック図である。

【図２】図１の例における一部分を詳細に示す部分ブロ
ック図である。

【図３】図２におけるトラップ・オペレーション・コン
トロール・レジスタの構成を示す説明図である。

【図４】図２におけるトラップ・コントロール・レジス
タ（マスク）・コンパレータ内のトラップ・コントロー
ル・レジスタの構成を示す説明図である。

【符号の説明】

１・・・主記憶装置 ２・・・外部データ・バス ３・・・命令フェッチ装置 ４・・・命令デコード装置 ５・・・命令実行装置 ６・・・命令認識装置 ７・・・内部データ・バス ４１・・デコードＰＬＡ ４２・・デコード済み命令バッファ制御回路６２・・ト
ラップ・オペレーション・コード・コンパレータ ６３・・トラップ・オペレーション・コード・レジスタ
６４・・コントロール・レジスタ（マスク）・コンパレ
ータ

Claims (2)

【特許請求の範囲】
1. 【請求項１】　　機械語命令をフェッチする命令フェッ
   チ装置と、この命令フェッチ装置によってフェッチされ
   た機械語命令を解読する命令デコード装置と、前記命令
   フェッチ装置によってフェッチされた機械語命令を受け
   取り、この機械語命令のオペレーション・コードが予め
   設定されている特定のオペレーション・コードであるか
   否かを識別し、特定のオペレーション・コードである場
   合には、前記命令デコード装置に対してその旨を通報す
   る命令認識装置と、前記命令デコード装置のデコード結
   果を実行する命令実行装置とを有し、前記命令デコード
   装置は、前記命令認識装置から通報を受け取った場合に
   は、前記命令フェッチ装置によってフェッチされた機械
   語命令のデコード動作を中断して、ブレークを指示する
   予め定義済みのデコード結果を生成し、このデコード結
   果を前記命令実行装置に供給するようになっていること
   を特徴とする集積回路マイクロプロセッサのデバッグ支
   援システム。
2. 【請求項２】　　請求項１において、前記命令実行装置
   は、ブレーク動作中にある旨を前記命令認識装置に通報
   して、この命令認識装置による前記のオペレーション・
   コードの識別動作を中断させるようになっていることを
   特徴とする集積回路マイクロプロセッサのデバッグ支援
   システム。