JPH0410051A - マルチプロセッサシステムの共有メモリ制御方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、マルチプロセッサシステムにおける共有メモ
リの制御方法に関する。

〔従来の技術〕

現在のマルチプロセッサシステムにおいては、各プロセ
ッサによる共有メモリ内データへのアクセスを速くする
ためと通信路（バスまたはネットワーク）の競合を少な
くするために、各プロセッサが共有メモリの一部データ
（以後、データブロックと呼ぶ）を各個別のメモリ（キ
ャッシュ・メモリまたはメイン・メモリ）にコピーし、
そのコピーしたデータブロックをアクセスすることで、
間接的に共有メモリの各データブロックをアクセスする
方式を用いる。そして、その各プロセッサは共有メモリ
の同一データブロックから（各個別のメモリに）コピー
したデータブロック（以後、共有データブロックと呼ぶ
）の一貫性を保ちながら並行して処理を進める。

従来例としては、ジエームズ　アーチボルド（Ｊａｍｅ
ｓ　Ａｒｃｈｉｂａｌｄ）他著、「キャッシュ　コヒー
レンス　プロトコルズ（Ｃｈａｃｈｅ　Ｃｏｈｅｒｅｎ
ｃｅｐｒｏｔｏｃｏｌｓ）　Ｊに密結合マルチプロセッ
サシステムにおいてのキャッシュ・メモリの一貫性制御
方式が紹介されている。

この文献で紹介されているキャッシュ・メモリの制御方
式では、共有データブロックを他プロセッサが持つこと
や、データブロックの内容が自ブロセッサによって書き
換えらで共有メモリのコピー元のデータブロックの内容
と異なることや、そのデータブロックの内容が有効であ
ること等のデータブロックの状態を示すもの（以後、フ
ラグと呼ぶ）を用いる。各プロセッサは、それらフラグ
の状態により、各プロセッサの個別のメモリに保持する
各データブロックの状態を認識し、そのデータブロック
の状態に従ったその他プロセッサ及び共有メモリのデー
タブロックの必要最小限の更新を行う。

また、疎結合システムにおいても以上と同様なデータブ
ロックの状態を管理して制御を行う方式を採用するもの
がある。一般に、データブロックの状態によって共有メ
モリの一貫性を制御するそれら方式では、複数のプロセ
ッサが共有メモリの同一データブロックを各個別のメモ
リにコピーし、あるプロセッサがそのデータブロックの
内容を書き換えると、その他全てのプロセッサの対応す
る共有データブロックの内容が無効となる。そして、あ
るプロセッサがその書き換えられた最新のデータブロッ
クを必要としたとき、その書き換えられたデータブロッ
クの内容を、自プロセッサの共有データブロックに書き
込み更新する。

〔発明が解決しようとする課題〕

マルチプロセッサシステムにおいて、一般に、各プロセ
ッサが共有データブロックを書き換える（または、アク
セスする）頻度が多いと、各プロセッサ間と共有メモリ
を接続する通信路の競合が大きくなり、各プロセッサの
通信路の利用待ち状態が長くなり、各プロセッサの処理
能力が低下する。以上通信路の競合をできるかぎり避け
ようとする制御方式として、前記従来例のフラグを用い
てデータブロックの状態を制御する方式が用いられる。

しかし、各プロセッサが共有データブロックを書き換え
る頻度が少ない場合、従来例の方式のように各プロセッ
サの要求時に１データブロツクずつ更新していく方法は
効率が悪い。そして、複数プロセッサの共有データブロ
ックを更新するのに要する処理時間と１プロセッサの共
有データブロックを更新するのに要する処理時間がほぼ
等しい場合、共有データブロックが書き換えられると同
時に他プロセッサの対応する各共有データブロックも書
き換え更新する方が通信路の競合が少なくなり、また各
プロセッサが即時に更新の共有データブロックをアクセ
スすることができる可能性が高くなる（勿論、２プロセ
ッサ間で共有しているデータブロックの場合は除く）。

しかし、以上の書換えと同時に更新する方法では、各プ
ロセッサの共有データブロックへの書き換えが一時期に
集中してしまった場合に不利である。そして、その書換
えが集中する間、以上の更新に関係する全てのプロセッ
サの処理が何度も中断され、また、どのプロセッサも参
照していないのに次の更新が行われたりして、逆に効率
が悪くなりまたオーバーヘッドが大きくなってしまう。

本発明の目的は、マルチプロセッサシステムの上述した
共有データブロックを更新するのに好適な共有メモリ制
御方法を提供することにある。

〔課題を解決するための手段〕

前記目的を実現する手段として、第一にシステムは、各
プロセッサが自プロセッサ以外のその他全てのプロセッ
サの対応する共有データブロックを同時に書き換え更新
するか、または１プロセッサが通信路へ出力するデータ
ブロックをその他全てのプロセッサが並行して自共有デ
ータブロックに読み込み更新する機構を持つ。第二に各
プロセッサは、それぞれ以下のタイマを持つ。そのタイ
マは、自プロセッサの各共有データブロックが（各プロ
セッサによって）書き換えられてからの時間を測定する
。そして、その共有データブロックが書換えられる度に
タイマのそのデータブロックに対する測定時間を０に戻
し、もしその測定時間がタイマの規定する時間以上に達
した（＠き換えがその規定時間内で行われなかった）と
き、自プロセッサにその事を知らせる機構を持つ。第三
に各プロセッサは、第二の機構の上記タイマからの知ら
せを受は取り、第一の機構を用いて、その書き換えられ
てから規定時間以上経過したデータブロックに対応する
その他全てのプロセッサの共有データブロックを更新す
る機構を持つ。以上の３つの機構により、書換えが一時
期に纏めて行われ、参照に対して書換える頻度が少ない
（書換えられる周期が、参照される周期より長い）よう
な共有データブロックの最適な更新を実現する。

〔作用〕

前記第一の機構により、複数プロセッサの共有データブ
ロックを更新する処理時間と、１プロセッサの共在デー
タブロックを更新する処理時間とが殆ど等しくなる。前
記第二の機構により、自プロセッサの各データブロック
に対する書換えの集中する時期の終わりを認識し、その
書換時期の終わりを自プロセッサに知らせることができ
る。前記第三の機構により、第一の機構と第二の機構を
結び付け、その他全てのプロセッサの共有データブロッ
クに更新を制御する。

以上３つの機構により、マルチプロセッサシステムにお
いて、プロセッサが共有データブロックを一時期に纏め
て書換えた後、その纏めて書換えたデータブロックをそ
の他全てのプロセッサの対応する共有データブロックに
書き込み、それら共有データブロックを一度に更新する
という本発明の共有メモリ制御方法を実現する。その他
、本発明の方法において、各プロセッサの共有データブ
ロック毎に、本発明の以上３つの機構を用いるか否かを
示すフラグ（以後、更新フラグと呼ぶ）を設け、適用す
るデータブロックを選択できるようにすることが考えら
れる。

またタイマを用いた別の実現方法として、前記第二の機
構でデータブロックを書き換える度にタイマの測定する
時間をＯに戻すのを止め、最初に書き換えてから一定時
間経つと（その間何度か書き換えられるかもしれないが
）その書換えたデータブロックをその他全てのプロセッ
サの共有データブロックに書き込み更新する方法が考え
られる。

この方法の場合は、纏めて書き換えが行われる時間が予
め分かつている場合に有効である。また、タイマを用い
る方法では、各プロセッサの処理状況および各プロセッ
サの共有データブロックの内容（更新を要する頻度）に
よって、各プロセッサが各プロセッサのタイマの規定時
間を変えられるようにすることが考えられる。

タイマ以外を用いて実現する方法として、前記第二の機
構のタイマの代わりに複数個のカウンタを設ける。そし
て、それらカウンタは、自内部メモリに保持する各共有
データブロックを自プロセッサが書き換える回数をカウ
ントし、その回数がカウンタの規定する回数以上になっ
たとき、その規定回数以上書換えたデータブロックをそ
の他全てのプロセッサの共有データブロックに書き込み
更新する方法が考えられる。この方法の場合は、−度に
纏めて書き換える回数が予め分かつているデータブロッ
クに対して有効である。また、このカウンタを用いる方
法において、各共有データブロックの規定書き換え回数
を、各プロセッサが随時変えられるようにすることが考
えられる。

〔実施例〕

以下、本発明の実施例を図面により説明する。

第１図は、本発明の一実施例のマルチプロセッサシステ
ムのブロック図である。３台のプロセッサ１，２．３と
共有メモリ４がバス５に接続されていて、各プロセッサ
１，２．３は、その他のプロセッサ１，２．３に対して
割り込み信号６を出力することができる。例えば、プロ
セッサ１はプロセッサ２，３に対して割り込み信号６を
同時に出力することができる。

各プロセッサ１，２．３は、内部にＣＰＵＩＩ。

１２．１３とメモリ２１，２２．２３とタイマ３１．３
２．’３３と４種のフラグ４ｉ、５ｉ。

６ｉ、７ｉ　　（ｉ＝１．２．３）と条件判定回路１５
１．１５２，１５３を有する。各プロセッサ１．２．３
は、アクセスする共有メモリ４の一部データブロック（
データブロックのアドレスと内容）を内部メモリ２１，
２２．２３にコピーし、そのコピーしたデータブロック
をアクセスして処理を行う。その各データブロックの内
容は１以上のシステムにおいて予め定められた一定のデ
ータサイズである。そして、その各データの（コピーし
た）アドレスは、共有メモリ４上のアドレスである。各
プロセッサ１，２．３は、プロセッサ番号とそのアドレ
スを含むシステムアドレスにより、その他プロセッサ１
，２．３上の対応する共有データブロックをアクセスす
る（プロセッサ番号１゜２．３は、それぞれプロセッサ
１，２．３を指す）。

また特に、対応するプロセッサ１，２．３は存在しない
が仮に定めたプロセッサ番号（又とする）とそのデータ
ブロックのアドレスを含む特別なシステムアドレスによ
って、自プロセッサ１，２゜３以外のその地金てのプロ
セッサ１，２．３の対応する共有データブロックの内容
をブロードキャストによって同時に書き換えることがで
きる。例えば、プロセッサ１は、その特別なシステムア
ドレスを用いてプロセッサ２，３の共有データブロック
を同時に書き換えることができる。各プロセッサ１，２
．３の内部フラグ４ｉ、５ｉ、６ｉ＋７ｉ　　（ｉ＝１
．２．３）は、そのデータブロックの内容の有効性を示
す有効フラグ４１，４２゜４３と、そのデータブロック
の内容を自内部ＣＰＵＩＩ、１２．１３が書換えたこと
（および、各プロセッサ１，２．３の中で唯一有効状態
であること）を示す書換フラグ５１，５２．５３と、そ
のデータブロックを他プロセッサ１，２．３と共有して
いることを示す共有フラグ６１，６２゜６３と１条件が
満たされたとき対応する共有データブロックを（ブロー
ドキャストによって）−度に更新することを示す更新フ
ラグ７７１，７２゜７３を有する。各プロセッサ１，２
．３は、内部メモリ２１，２２．２３にコピーした各デ
ータブロックの状態を以上４つのフラ４ｉ、５ｉ、６ｉ
。

７ｉ　　（ｉ＝１．２．３）の値で管理する。

各プロセッサ１，２．３が処理に必要な共有メモリ４の
データブロックを自内部メモリ２１゜２２．２３にコピ
ーすると、以上の４つのフラグ４ｉ、５ｉ、６ｉ、７ｉ
　　（ｉ＝１．２．３）が決定される。例えば、プロセ
ッサ１が共有メモリ４のあるデータブロックを自内部メ
モリ２１にコピーしたとする。そのとき、その有効フラ
グ４１は有効状態を示し、その書換フラグ５１は書き換
えられていない状態を示す。その共有フラグ６１は、す
でに共有メモリ４のそのデータブロックを内部メモリ２
２．２３にコピーしているプロセッサ２゜３がいると共
有状態を示し、そうでなければ固有状態を示す。更新フ
ラグ７１は、コピーしたデータブロックの（共有メモリ
４上の）アドレスにより決定される。（共有メモリ４の
予め決まった領域に、ブロードキャストを用いた一度に
更新するのに適したデータブロックが格納される。）ま
た、各プロセッサ１，２．３の処理や内部メモリ２１，
２２．２３の記憶容量の都合により、プロセッサ１，２
．３からデータブロックが追い出される。その場合、そ
の追い出されるデータブロックの有効フラグ４１，４２
．４３が有効状態に示し、書換フラグ５１，５２．５３
が書き換えられた状態を示しているとき、そのデータブ
ロックの内容は共有メモリ４のコピー元に書き戻される
。そして、その他のデータブロックの状態の場合と同様
に、そのデータブロックに対応する４つフラグ４ｉ、５
ｉ、６ｉ、７ｉ（ｉ＝１．２．３）が初期化された後、
そのデータブロックは破棄される。

共有フラグ６１，６２．６３が固有状態を示している有
効なデータブロックに対する参照と書換は、（データブ
ロックの内容がコピーされてから最初に書き換えられた
ときに、その書換フラグ５１．５２．５３が書き換えら
れた状態に変わるが）、そのままそのデータブロックに
対して行われる。以降では、共有フラグ６１，６２．６
３が共有状態を示している共有データブロックに対する
参照と書換について述べる。

第２図は、第１図の実施例のシステムにおける各プロセ
ッサ１，２．３の共有データブロック参照時の処理手順
を示している。例えば、プロセッサ１が、内部メモリ２
１のある共有データブロックを参照しようとする。その
とき、その参照しようとするデータブロックに対応する
有効フラグ４１の状態によって処理が分かれる（ステッ
プ１ｏＯ）。もし、その有効フラグ４１が有状態を示し
ていれば、そのままそのデータブロックを参照する（ス
テップ１０２）。もし、その有効フラグ４１が無効状態
（有効でない状態）を示していれば、そのプロセッサ１
の内部ＣＰＵＩＩに割り込み信号８１が入る。それによ
り内部ＣＰＵＩＩは、他のプロセッサ２，３に対して割
り込み信号６を出力し、その内部メモリ２２．２３の対
応する共有データブロックを捜索する。プロセッサ２゜
３は、割り込み信号６を受は取ると処理を中断してスリ
ーブ（何も処理しない）状態になる。内部ＣＰＵＩＩは
、プロセッサ２，３の共有データブロックのうち有効フ
ラグ４２．４３が有効状態を示しているデータブロック
（または、そのような共有データブロックがないときは
、共有メモリ４の元データブロック）の内容を自内部メ
モリ２１に読み込み更新する（ステップ１０１）。そし
て、再びプロセッサ２，３に割り込み信号６を出力した
後、以上（ステップ１０１）で更新した自データブロッ
クを参照する（ステップ１０２）。

プロセッサ２，３はその割り込み信号６によってスリー
ブ状態から解放され再び処理を継続する。

以上で例えば、プロセッサ１がプロセッサ２の共有デー
タブロックの内容を読み込んだとする。

その時のその共有データブロックの有効フラグ４１．４
２は有効状態を示し、また書換フラグ５１．５２は書き
換えられていない状態を示す。

第３図は、第１図の実施例のシステムにおける各プロセ
ッサ１，２．３の共有データブロック書換時の処理手順
を示している。例えば、プロセッサ１が、内部メモリ２
１のある共有データブロックを書き換えようとする。そ
のとき、その書き換えようとするデータブロックに対応
する有効フラグ４１の状態によって処理が分かれる（ス
テップ２００）。

もし、その有効フラグ４１が有効状態を示していれば、
他プロセッサ２，３の対応する共有データブロックの有
効フラグ４２．４３を無効状態にした（ステップ２０２
）後、その更新したデータブロックの内容を書き換える
（ステップ２０３）。

それにより、その書換フラグ５１は書き換えられた状態
を示す。

ステップ２００で、書き換えようとするデータブロック
の有効フラグ４１が無効状態を示していれば、そのプロ
セッサ１の内部ＣＰＵ１１ニ１１Ｊｉ、１込み信号８１
が入る。それにより内部ＣＰＵＩＩは、他のプロセッサ
２，３に対して割り込み信号６を出力しくそれにより、
プロセッサ２，３は処理を中断してスリーブ状態になり
）、その内部メモリ２２．２３の対応する共有データブ
ロックを捜索する。

内部ＣＰＵ１１は、プロセッサ２，３のそれら共有デー
タブロックのうち有効フラグ４２．４３が有効状態を示
しているデータブロック（または、そのような共有デー
タブロックがないときは、共有メモリ４の元データブロ
ック）の内容量を自内部メモリ２１に読み込み更新する
（ステップ２０Ｉ）。

そして、他プロセッサ２，３のそれら共有データブロッ
クの有効フラグ４２．４３を無効状態にして（ステップ
２０２）、プロセッサ２，３に割り込み信号６を再び出
力した後、その更新したデータブロックの内容を書き換
える（ステップ２０３）。

その時、その有効フラグ４１は有効状態を示し。

書換え（ステップ２０３）後、その書換フラグ５１は書
き換えられた状態を示す。プロセッサ２゜３はその再度
の割り込み信号６によってスリーブ状態から解放され処
理を継続する。

第４図は、第１図の実施例のシステムにおけるタイマ３
１，３２．３３のブロック図であり、各プロセッサ１，
２．３の内部メモリ２１，２２゜２３に格納できるデー
タブロック数が６４個であった場合の例である。以下で
は、説明を簡単にするためプロセッサ１のタイマ３１を
例として取り上げる。タイマ３１は、カウンタ６００，
６０１゜、６６３とレジスタ７００と割り込み制御回路
９００を有する。各カウンタ６００，６０１．・６６３
は、内部メモリ２１の各データブロックに対応して存在
する。例えば、カウンタ６０１は、内部メモリ２１の（
アドレスＯから格納されている順に０から数えて）第１
番目のデータブロックに対応する。

そして、各カウンタ６００，６０１．・・、６６３は、
入力されるクロック信号３００をカウントする。カウン
タ６００，６０１．・・・、６６３のその仕入力信号と
しては、カウントを行う条件となる信号（以後、条件信
号と呼ぶ）４００，４０１゜°°・、４６３と、カウン
ト数をＯに戻す信号（以後、初期化信号と呼ぶ）５００
，５０１．・・・、５６３がある。それら２種類の信号
は、プロセッサ１の条件判定回路１５１から出力される
。条件信号４００．４０１．・・、４６３は、条件判定
回路１５１から出力される。各データブロックに対応す
る４種のフラグ４１，５１，６１．７１の状態値の論理
積をとった信号となる（それにより、データブロックが
、共有状態にあり、内容が有効で、書き換えられており
、書き換えられた後ブロードキャストによって対応する
共有データブロックを一度に更新することを望んでいる
という４つの条件のもとてカウントを行う）。

初期化信号５００，５０１．・・・、５６３は、各カウ
ンタに対応するデータブロックの内容が内部ＣＰＵＩＩ
によって書き換えられるとき、条件判定回路１５１から
毎回出力される信号である（それにより、カウンタ６０
０，６０１．・・・、６６３は、対応するデータブロッ
クが書き換えられる度にカウント数を初期化する）。ま
た、タイマ３］の内部レジスタ７００は、各カウンタ６
００゜６０１、・・・、６６３のカウント数を規定する
。各カウンタ６００，６０１．・・、６６３は、そのカ
ウント数がレジスタ７００の規定値以上になったとき、
割り込み制御回路９００に更新を要求する信号８００，
８０１．・・・、８６３を出力する（各カウンタ６００
．６０１．・・・、６６３には、レジスタ７００の数値
と比較をとる機能があるものとする）。

割り込み制御回路９００は、各カウンタ６００゜６０１
、・・、６６３のうちどれかひとつでも更新を要求する
信号８００，８０１．・・・、８６３を出力していると
、更新用の割り込み信号９１を内部ＣＰＵＩＩへ出力す
る。内部ＣＰＵＩＩは、その割り込み信号９１を受は取
るとタイマ３１０割り込み制御回路９００の入力ポート
を読み、どのカウンタ６００，６０１．・・・、６６３
が更新を要求したか、延いてはどの共有データブロック
を更新しなければならないかを認識する。そして内部Ｃ
ＰＵＩＩは、その他プロセッサ２，３に割り込み信号６
を出力しくそれにより、プロセッサ２゜３は処理を中断
してスリーブ状態になり）、認識した更新すにきデータ
ブロックの内容を他プロセッサ２，３の対応する各共有
データブロックに（ブロードキャストによって）同時に
書き込み更新する。

その後、プロセッサ１は、再びプロセッサ２゜３に割り
込み信号６を出力する（それにより、プロセッサ２，３
はスリーブ状態から解放され処理を継続する）。以上の
更新により、各プロセッサ１．２．３のその共有データ
ブロックの有効フラグ４１，４２．４３は有効状態を示
し、また書換フラグ５１，５２．５３は書き換えられて
ない状態を示す。以上、タイマ３１とタイマ３２．３３
は等しく、条件判定回路１５１と条件判定回路１５２．
１５３は等しいものとする。

第５図は、第４図のタイマ３１，３２．３３の各カウン
タ６００，６０１．・・、６６３におけるタロツク信号
３００が入力された時の動作フローである。例えば、カ
ウンタ６０１は、クロック信号３００が入力されたとき
（例えばクロック信号３００が立ち下がるとき）、条件
信号４０１の入力値によりカウントするかどうかが決ま
る（ステップ１０００）。条件信号４０１が１であれば
、カラン１〜数をカウントアツプしくステップ１００１
）、もし、条件信号４０１がＯであれば何もしない。

そして、カウンタ６０１がカウント数をカウントアツプ
した（ステップ１００１）場合、そのカウントアツプし
たカウント数が内部レジスタ７００の数値と比較される
（ステップ１００２）。もし、カウント数をレジスタ７
００の値以上であれば、割り込み制御回路９００に更新
を要求する信号８０１を出力する（ステップ１００３）
。

以上のタイマ３１，３２．３３と条件判定回路１５１．
１５２，１５３を設けることにより、プロセッサ１，２
．３の内部メモリ２１，２２゜２３に保持する共有デー
タブロック毎に、そのデータブロックが山内部ＣＰＵＩ
Ｉ、１２．１３により書き換えられてからの時間を測定
することが可能となる（その測定時間は、対応するデー
タブロックが自内部ＣＰＵＩＩ、１２．１３により書き
換えられる度に０に戻る）。また、ブロードキャストを
用いて一度に更新を行うのに適当なデータブロックのみ
書き換えられてからの時間を測定することができる。そ
して、タイマ３１，３２゜３３のそのデータブロックに
対する測定時間が、カウンタ内部レジスタ７００の規定
値以上になるとき、割り込み信号９１，９２．９３を内
部ＣＰＵｌｌ−，１２，１３に出力し、内部ＣＰＵＩＩ
。

１２．１３に対して、その書き換えられたデータブロッ
クに対応するその他共有データブロックを更新すること
を要求することができる。

以下、第６図と第７図は、第１図の実施例のシステムの
３台のプロセッサ１，２．３が共有するあるデータブロ
ックに対するアクセスと、各プロセッサ１，２．３のそ
の対応する共有データブロックの状態を示した例である
。横軸を時間とし、縦矢印が各プロセッサ１，２．３の
その共有データブロックに対するアクセスを表している
。図の最初の横軸がプロセッサ１の共有データブロック
に対するものであり、下２つの横軸がプロセッサ２とプ
ロセッサ３の共有データブロックに対するものである。

そして、プロセッサ１の横軸の下のもう一つ部分は、プ
ロセッサ１のタイマ３１が測定するその共有データブロ
ックに対する書換後の経過時間を表している。

第６図は、共有データブロックをブロードキャストによ
って一度に更新する最適な場合の例である。まずプロセ
ッサｌは、そのデータブロックに対して、３回の纏まっ
た書換えを行う（ポイント２０００）。その第一の書換
えで、プロセッサ２とプロセッサ３の共有データブロッ
クは無効化され、プロセッサ１のタイマ３１は、そのデ
ータブロックに対する書換え後の経博時間を測定し始め
る（ポイント２００１）。その後節２の書換えで、その
測定時間を初期化され（ポイント２００２）、また、第
３の書換えで、再び初期化される（ポイント２００３）
。第３の書換え後、そのプロセッサ１のタイマ３１のそ
のデータブロックに対する測定時間は、そのタイマ３１
の内部レジスタ７００の規定時間に達する（ポイント２
００４）。それにより、プロセッサ１は、そのデータブ
ロックをプロセッサ２とプロセッサ３の対応する共有デ
ータブロックに書き込み、それら共有データブロックの
内容を更新する（データブロックの内容が有効になる）
。その後、プロセッサ２とプロセッサ３は、それら更新
された共有データブロックを参照する。また、プロセッ
サ１は、その後２回纏まった書換えを行い（ポイント２
００５）、プロセッサ２とプロセッサ：３の共有有デー
タブロックを再び無効化しくポイント２００６）、そし
て、そのデータブロックに対するタイマ３１の測定値が
規定時間に達したとき（ポイント２００７）、プロセッ
サ２とプロセッサ３の共有データブロックの内容を更新
する。

第７図は、第６図において、プロセッサ１が最初の纏ま
った書換え（ポイント３０００）を行っている途中に、
プロセッサ２が対応する共有データブロックを参照しよ
うとした場合の例である。

第６図の場合と同様に、プロセッサ１による第一の書換
え後、プロセッサ２とプロセッサ３の共有データブロッ
クは無効化され、そして、同時にプロセッサ１のタイマ
３１は、そのデータブロックに対する書換え後の経過時
間を測定し始める（ポインｌ−３００１）。その後、プ
ロセッサ２の共有データブロックの参照により、タイマ
３１は、そのデータブロックに対する測定を止める（ポ
イント３００２）。そして、そのプロセッサ１のその書
き換えられたデータブロックを、プロセッサ２は自共有
データブロックに読み込み更新し、そして、その更新し
たデータブロックを参照する。その後しばらくすると、
プロセッサ１の第二の書換えが行われ、プロセッサ２の
共有データブロックは再び無効化され、同時にプロセッ
サ１のタイマ３１は、そのデータブロックに対する書換
え後の経過時間を再び測定し始める（ポイント３００３
）。

その後の状況は、各プロセッサ１，２．３とも第６図と
同様である。

以上、本実施例のシステムでは、特別なシステムアドレ
スと各プロセッサ１，２．３相互の割り込み信号６によ
り、共有データブロックの更新を実現する。また、共有
データブロックの共有メモリ４上のアドレスにより、更
新フラグ７１，７２゜７３の状態値を決定した。これは
、処理される同一目的のデータが、共有メモリ４の決ま
ったアドレス領域に格納されている場合の例である。こ
の場合、本発明の共有データブロックをブロードキャス
トによって一度に更新する方法を適用するか否かを、各
プロセッサ１，２．３が処理するタスクに適用すること
ができる。（更新フラグ７１゜７２．７３が更新を示す
アドレス領域に、本発明の方法に適したタスク部分を格
納する。）また、各データブロック単位に、各データブ
ロックの内容（テキスト、ローカル・データ、共有デー
タの占める割合）に応じて共有メモリ４上の格納領域を
変えることができれば、より適切な共有メモリ４の一貫
性制御が行える。

また、各プロセッサ１，２．３が各タイマ３１゜３２．
３３の内部レジスタ７００の規定値を変えられるように
すると、各プロセッサ１，２．３の処理状態に適合した
タイミングで共有データブロックの更新を行うことがで
きる。

その他、第７図のプロセッサ１の書換が集中して行われ
ている途中に（ステップ３０００）他プロセッサ２でそ
の共有データブロックに対する参照が行われたとき（ス
テップ３００２）、プロセッサ１のタイマ３１を停止さ
せる理由は、３台の内２台のプロセッサ１，２のすでに
更新された共有データブロックが存在することになり、
ブロードキャストによって一度に更新する効果が薄れる
からである。４台以上からなるマルチプロセッサシステ
ムにおいては、以上でタイマ３１，３２゜３３が停止し
ないように各カウンタ６００，６０１゜・・、６６３の
カウントを行う条件（条件判定回路１５１．１５２，１
５３）を変える必要がある。

また、以上タイマ３１，３２．３３のクロック信号３０
０２条外信号４００，４０１．−．４６３゜初期化信号
５００，５０１．・・・、５６３を変えることにより、
別のタイミングでデータブロックの更新を行うことがで
きる。例えば、クロツク信号３００の代わりに他のイベ
ント信号をカウントして更新を行うようなこともできる
。

〔発明の効果〕

本発明は、マルチプロセッサシステムにおいては、各プ
ロセッサが共有するデータブロックを一時期に纏めて書
換えた後、その纏めて書換えたデータブロックをその他
全てのプロセッサの対応する共有データブロックに書き
込み、それら共有データブロックを更新する。そのため
、書換えられる確率が低く　（書換えが行われる間隔が
長く）また−度に纏めて書換えが行われるというような
性質を持つデータブロックおよび、各プロセッサがその
ような共有データブロックに対するアクセス方法を採る
マルチプロセッサシステムにおいて有利である。それに
加えて本発明は、複数プロセッサのデータブロックを更
新するのに要する時間と、１プロセッサのデータブロッ
クを更新するのに要する時間が殆ど等しくなることを前
提としている。

それにより、多くのプロセッサによって共有される確率
の高いデータブロックに対しでや、各プロセッサが共有
メモリの各データブロックを共有する確率が高いシステ
ムにおいて有利である。

以上の有利な条件で、各プロセッサの要求時に１データ
ブロツクずつ更新するより、複数データブロックを一度
に更新する本発明の方が、各プロセッサの処理のオーバ
ヘッドおよび通信路の競合が少なくなる。また、あるプ
ロセッサがある共有データブロックを書換えても、その
後一定時間経つと、その他全てのプロセッサの対応する
共有データブロックは一度に更新される。このことから
、各プロセッサの共有データブロックの内容が最新のも
のである確率が高くなり、そして、すぐに（通信路を用
いずに）アクセスできる確率が高くなる。本発明の方法
を以上の条件にあった共有メモリのデータ更新に用いる
こ゛とにより、さらにマルチプロセッサシステムの処理
を向上させることができる。

【図面の簡単な説明】

第１図は、本発明の実施例の３台のプロセッサによるマ
ルチプロセッサシステムのブロック図である。第２図は
、第１図の実施例のシステムにおける各プロセッサの共
有データブロック参照時の処理手順図である。第３図は
、第１図の実施例のシステムにおける各プロセッサの共
有データブロック書換時の処理手順図である。第４図は
、第１図の実施例のシステムにおける各プロセッサ内の
タイマのブロック図である。第５図は、第４図のタイマ
内部の各カウンタのクロック信号が入力された時の動作
フロー図である。第６図と第７図は。 第１図の実施例のシステムおける３台のプロセッサが共
有するあるデータブロックに対するアクセスと、各プロ
セッサのその対応する共有データブロックの状態を表し
た説明図である。 １．２．３・・・プロセッサ、４・・・共有メモリ、５
バス、６・・・ＣＰＵ外部割り込み信号、１１，１２゜
１３・・・ｃｐｕ、２１．２２．２３・・・メモリ、３
１゜３２．３３・・・タイマ、４１，４２．４３・・・
有効フラグ、５１，５２．５３・・・書換フラグ、６１
゜６２．６３・・・共有フラグ、７１，７２．７３・・
・更新フラグ、８１，８２．８３・・・ｃｐｕ割り込み
信号（データ無効割り込み要求）、９１，９２゜９３・
・・ＣＰＵ割り込み信号（更新割り込み要求）、１５１
．１５２，１５３・条件判定回路、３００・・・タロツ
ク信号、４００，４０１．　　・・、４６３・カウンタ
条件信号、５００，５０１．・・・、５６３・・・カウ
ンタ・リセット信号、６００，６０１゜６６３・・・カ
ウンタ、７００・・・タイマ・レジスタ、８００．８０
１．・・・、８６３・・・更新要求信号、第 Ｓ 図

Claims (1)

1. 【特許請求の範囲】 １、複数のプロセッサと共有メモリが同一通信路上に接
   続され、前記各プロセッサが個別のメモリを持ち、前記
   各プロセッサが前記共有メモリの一部データを該個別の
   メモリにそれぞれコピーし、前記各プロセッサが前記個
   別のメモリにコピーした該データを並行してアクセスし
   て処理を行うマルチプロセッサシステムにおいて、前記
   各プロセッサにタイマを設け、前記共有メモリから前記
   個別のメモリにコピーした前記データを前記プロセッサ
   が書き換えることにより、該プロセッサの前記タイマが
   始動し、その後該プロセッサが該データに対する書き換
   えを該タイマの規定する時間内に行う度に、該タイマの
   測定する時間を初期値に戻し、そして、該プロセッサが
   該データに対する書き換えを前記タイマの規定する時間
   以上経過しても行わなかったとき、該タイマが停止する
   と同時に、該プロセッサが書換えた前記データを、前記
   データに対応する複製を有する他のプロセッサにブロー
   ドキャストすることによって、前記他プロセッサ内の共
   有データを更新することを特徴とする共有メモリ制御方
   法。 ２、複数のプロセッサと共有メモリが同一通信路上に接
   続され、前記各プロセッサが個別のメモリを有し、前記
   各プロセッサが前記共有メモリの一部データを該個別の
   メモリにそれぞれコピーし、前記各プロセッサが前記各
   個別のレモリにコピーした該データを並行してアクセス
   して処理を行うマルチプロセッサシステムにおいて、前
   記各プロセッサにタイマを設け、前記共有メモリから前
   記個別のメモリにコピーした前記データを前記プロセッ
   サが書き換えることにより、該プロセッサの前記タイマ
   が始動し、その後、該タイマの規定する時間になると、
   該タイマが停止すると同時に、該プロセッサが書換えた
   前記データを、前記データに対応する複製を有する他の
   プロセッサにブロードキャストすることによって、前記
   他プロセッサ内に共有データを更新することを特徴とす
   る共有メモリ制御方法。 ３、複数のプロセッサと共有メモリが同一通信路上に接
   続され、前記各プロセッサが個別のメモリを有し、前記
   各プロセッサが前記共有メモリの一部データを該個別の
   メモリにそれぞれコピーし、前記各プロセッサが前記各
   個別のメモリにコピーした該データを並行してアクセス
   して処理を行うマルチプロセッサシステムにおいて、前
   記各プロセッサにカウンタを設け、前記プロセッサの該
   カウンタが、前記共有メモリから前記個別のメモリにコ
   ピーした前記データを該プロセッサが書き換える回数を
   カウントし、該書き換えた回数が前記カウンタの規定す
   る回数以上に達したとき、該プロセッサが書換えた前記
   データを、前記データに対応する複製を有する他のプロ
   セッサにブロードキャストすることによって、前記他プ
   ロセッサ内の共有データを更新することを特徴とする共
   有メモリ制御方法。 ４、複数のプロセッサが同一通信路上に接続され、前記
   各プロセッサが個別のメモリを有し、前記プロセッサが
   該個別のメモリに前記別プロセッサの個別メモリの一部
   データをコピーし、前記プロセッサが個別のメモリにコ
   ピーした該データをアクセスして処理を行うマルチプロ
   セッサシステムにおいて、前記各プロセッサにタイマあ
   るいはカウンタを設け、前記プロセッサがコピーした該
   データを書き換えた後、前記タイマまたはカウンタの規
   定する条件を満たしたとき、前記プロセッサが書換えた
   該データを、該データに対応する複製を有する他のプロ
   セッサにブロードキャストすることによって、前記他プ
   ロセッサ内の共有データを更新することを特徴とする共
   有メモリ制御方法。 ５、前記各プロセッサの前記タイマにレジスタを設け、
   該レジスタの保持する値が、前記タイマの規定する時間
   となり、該レジスタ値を前記各プロセッサが随時変更で
   きることを特徴とする特許請求の範囲第１項あるいは第
   ２項あるいは第４項のマルチプロセッサシステムの共有
   メモリ制御方法。 ６、前記各プロセッサの前記カウンタにレジスタを設け
   、該レジスタに保持する値が、前記カウンタの規定する
   書き換え回数となり、前記プロセッサの個別のメモリに
   保持するデータ別に前記カウンタと前記レジスタを用意
   し、前記データ別に前記カウンタの規定する書き換え回
   数を前記プロセッサが随時設定できることを特徴とする
   特許請求の範囲第３項あるいは第４項のマルチプロセッ
   サシステムの共有メモリ制御方法。