JPH0430678B2 - - Google Patents

Description

【発明の詳細な説明】

本発明は、大略、フオールスルー（fall−
through）メモリアレイに関するものであつて、
特に、新規な先入れ先出し（FIFO）型バツフア
メモリアレイに関するものである。 メモリアレイは複数個のメモリセルによつて形
成されており、これらのメモリセルが、通常、複
数個の行及び列の形で配列されている。特定の行
におけるセルは一つのワードを形成する複数個の
ビツトをストアする。コンピユータ，通信回路網
等のようなデジタル装置において使用される種々
のタイプのメモリアレイの中において、屡々、フ
オールスルーメモリスタツク（又は、単にスタツ
クと略称される）と呼ばれるタイプのメモリアレ
イがある。明らかなことであるが、これらのアレ
イがスタツクと呼ばれるのは、その動作におい
て、データワード又はアドレスの何れかの形をし
た複数個のワードがアレイ内の最初のワード位置
内に順次ストアされ、次いでそのアレイが満杯に
なるまでアレイの反対側へ向かつて伝播されるか
らである。 概して、このようなアレイには二つのタイプが
あり、その一つは先入れ後出し（FILO）アレイ
であり、他方のタイプは先入れ先出力し（FIFO）
アレイである。その名前から理解される如く、先
入れ後出しアレイと呼ばれるのは、アレイへ転送
され且つアレイ内にストアされる一連の又は一続
きのワードの中で、アレイ内にストアされる最初
のワードがそのアレイから検索される最後のワー
ドだからである。これを対比して、先入れ先出し
アレイ（FIFO）は、アレイへ転送されアレイ内
にストアされる一連の又は一続きのワードの中
で、アレイ内にストアされる最初のワードがアレ
イから検索される最初のワードである。 本発明が関与する先入れ先出し型のアレイは従
来種々の方法で構成されている。このようなアレ
イの動作を説明する上で、保持モード及び転送モ
ードにおける動作を定義することによつてアレイ
内における各セルの動作を特徴づけることが便利
である。保持モードは、多かれ少なかれスタテイ
ツクな状態でデータを保持している期間中におけ
る特定のメモリセルの動作モードとして定義され
る。一方、転送モードは、メモリアレイ内のメモ
リセルの同じ列内における隣接するメモリセルへ
特定のメモリセルの内容、即ち論理１又は論理
０、が転送される期間中における動作モードとし
て定義される。通常、転送モードにおいて、メモ
リアレイ内の行における全てのメモリセルの内容
はアレイ内の隣接する行へ同時的に転送され、従
つてワード全体が一つの行から隣接する行へ転送
される。 典型的な従来の先入れ先出し型メモリアレイに
おいては、メモリセルの行における各メモリセル
は単一のワード線へ接続されているものであつ
た。その場合、ワード線上の制御電位がメモリセ
ルが保持モードで動作しているか又は転送モード
で動作しているかを決定していた。 動作について説明すると、従来のアレイの転送
モードにおいては、アレイの同じ列内の一つのメ
モリセルから別のメモリセルへ内容を転送するた
めに下降パルスを使用していた。然し乍ら、実際
上、広範囲の温度及び電源電圧に渡つて信頼性の
ある動作を確保することは困難であつた。例え
ば、温度及び電源電圧が変動すると、パルスが充
分に下降せずに、転送が行われない場合があつ
た。一方、このパルスが下降しすぎると、隣接す
るメモリセルの内容がデータを受け取ることが望
まれる行を越えて転送されてしまい制御不可能と
なる場合があつた。先入れ先出し型メモリアレイ
においてワードの転送を行なうために下降パルス
を使用するタイプのトランジスタ回路は、本願出
願人に譲渡されている発明者William E.Mossの
1979年４月24日に発行された米国特許第4151609
号の第２Ｄ図内のノード９０に示されており且つ
第３欄30行以下の部分に記載されている。 本発明は、以上の点に鑑み為されたものであつ
て、上述した如き従来技術の欠点を解消し、ある
行のメモリセルから別の行のメモリセルへアレイ
を介してワードが自動的に伝播されるタイプの新
規なメモリアレイを提供することである。本発明
の別の目的とするところは、先入れ先出し及び先
入れ後出し型のメモリアレイとして知られている
種類のメモリアレイに属するタイプの新規なメモ
リアレイを提供することである。 本発明に基づいて構成されるアレイの主要な特
徴事項としては、アレイ内の各メモリセルが一対
の交叉結合したマルチエミツタトランジスタを有
しているということである。更に具体的に説明す
ると、各交叉結合したトランジスタは、第１エミ
ツタと、第２エミツタと、第３エミツタと、コレ
クタと、ベースとを有している。アレイ内の一つ
の行におけるこれらのトランジスタの各々の第１
エミツタは第１ワード線へ共通して接続されてい
る。アレイの一つの行におけるトランジスタの
各々の第２エミツタは第２ワード線へ共通して接
続されている。各マルチエミツタトランジスタの
コレクタはメモリセルの第１隣接行内におけるメ
モリセル内の対応するトランジスタの対応する第
３エミツタへ接続されている。この第３エミツタ
はメモリセルの第２隣接行におけるメモリセル内
の対応するトランジスタのコレクタへ接続されて
おり、前記第１及び第２隣接行はそれを介しての
ワードの伝播方向に関して先後関係が決められて
おり、夫々、下流側の行及び上流側の行に対応す
る。 動作について説明すると、ワード線が高状態に
維持される保持モードとワード線が瞬間的に低状
態とされる転送モードとを有する代わりに、本発
明のワード線は低電位状態から高電位状態へ変位
されてワードの転送を行なう。このことは、従来
必要とされていた比較的安定した電源電位及び温
度に対する依存性を除去するという利点を有して
いる。 更に、本発明に基づいて各メモリセル内におけ
る一対の交叉結合した３−エミツタトランジスタ
と関連して二つのワード線を使用することにより
付加的な利点がある。これらの利点は、関連した
従来既知の先入れ先出しメモリアレイにおける単
一の制御ワード線において必要とされるゲートを
除去することが可能であるという事実から派生す
るものである。従来必要とされていたこのゲート
を除去することによつて、回路内におけるアクテ
イブなデバイスの数が減少されるばかりか、それ
らに関連する伝播遅れを除去することが可能であ
る。 以下、添付の図面を参考に本発明の具体的実施
の態様について詳細に説明する。第１図は本発明
に基づいて構成されたメモリアレイ２００を示し
ており、それは複数個のメモリセル０，０乃至
４，３２を有している。メモリセル０，０乃至
４，３２は32個の行で、各行内に５個のメモリセ
ルを配列させて構成されている。勿論、メモリセ
ルの行及び列の数は特定の適用例は合せて変える
ことが可能である。 各行内におけるメモリセルと接続して一対のワ
ード線が設けられている。例えば、第１行内にお
けるメモリセルを互いに結合するために、一対の
ワード線１，２が設けられている。第２行内のメ
モリセルを互いに結合するために、一対のワード
線３，４が設けられており、このようにして全部
で32対のワード線が設けられている。 各列内におけるメモリセルの隣接する対を結合
するために、別の対の線が設けられている。例え
ば、第１即ち最も左端の列におけるメモリセルを
結合するために、複数個の線１０１及び１０２が
設けられている。左側から２番目の列におけるメ
モリセルを結合するために、複数個の線１０３及
び１０４が設けられており、このようにして、列
内のメモリセルの各隣接する対を結合するために
全部で５対の線が設けられている。 第２図はメモリセル０，１の概略図である。ア
レイ２００内のその他の全てのメモリセルで、第
１行におけるメモリセル（即ち、セル０，０と、
１，０と、２，０と、３，０と、４，０）以外の
ものは、全てメモリセル０，１と同一であり、従
つて、セル０，１についてのみ詳細に説明する。
第１行においてて、一つのワードをセルへ転送す
ることは、第２図においては二つのワード線が示
されているが、所望により、一つのワード線によ
つて制御することが可能である。 メモリセル０，１において、一対の交叉結合さ
れたマルチエミツタシヨツトキートランジスタＱ
１及びＱ２が設けられている。重要な事である
が、シヨツトキートランジスタを使用することが
必ずしも必要ではないが、シヨツトキートランジ
スタを使用することにより一層高速とすることが
可能である。 トランジスタＱ１内において、コレクタ２０１
と、ベース２０２と、３つのエミツタ２０３，２
０４及び２０５が設けられている。トランジスタ
Ｑ２内においては、コレクタ２１１と、ベース２
１２と、３つのエミツタ２１３，２１４及び２１
５が設けられている。トランジスタＱ１のコレク
タ２０１をトランジスタＱ２のベース２１２へ結
合するために、3KΩの抵抗Ｒ１が設けられてい
る。トランジスタＱ２のコレクタ２１１とトラン
ジスタＱ１のベース２０２を結合するために、
3KΩの抵抗Ｒ２が設けられている。抵抗Ｒ１及
びＲ２を使用することにより、トランジスタＱ１
及びＱ２の夫々のコレクタ２０１及び２１１の間
に一層大きな電圧差を与えることが可能であり、
そうすることにより一層大きな公差を与え、従つ
てデバイスの歩留まりを増加させることが可能と
なる。 トランジスタＱ１及びＱ２の各々のコレクタ２
０１，２１１に接続して、夫々、横型PNPトラ
ンジスタＱ３及びＱ４が設けられており、その
各々は電流源を形成している。トランジスタＱ３
はコレクタ２２０と、ベース２２１と、エミツタ
２２２とを有している。トランジスタＱ４は、コ
レクタ２２３と、ベース２２４と、エミツタ２２
５とを有している。トランジスタＱ３のコレクタ
２２０はトランジスタＱ１のコレクタ２０１へ接
続されている。トランジスタＱ４のコレクタ２２
３はトランジスタＱ２のコレクタ２１１へ接続さ
れている。トランジスタＱ３及びＱ４のベース２
２１及び２２４は基準電圧源VREFに共通接続さ
れている。トランジスタＱ３及びＱ４のエミツタ
２２２及び２２５は電圧源VCCへ共通接続され
ている。 第１図のアレイに関して上述した如く、トラン
ジスタＱ１及びＱ２のコレクタ２０１及び２１１
は、夫々、線１０１及び１０２によつて隣接する
下流側ワード０，２（不図示）内の対応するトラ
ンジスタＱ１及びＱ２の対応する第３エミツタ２
０５及び２１５へ接続されている。メモリセル
０，１の第３エミツタ２０５及び２１５は、
夫々、一対の線１０１及び１０２によつて対応す
る上流側メモリセル０，０（不図示）のコレクタ
２０１及び２１１へ接続されている。アレイ２０
０の特定の行内におけるメモリセルの各々のトラ
ンジスタＱ１及びＱ２のエミツタ２０３及び２１
３の全てワード線３と共通接続されている。同様
に、行内のメモリセルの各々における第２エミツ
タ２０４及び２１４はワード線４へ共通接続され
ている。 動作について説明すると、メモリセルの各々に
おける二つのトランジスタＱ１及びＱ２の一方が
導通状態であると、論理１（トランジスタＱ１が
オンでトランジスタＱ２オフ）又は論理０（トラ
ンジスタＱ１がオフでトランジスタＱ２がオン）
の何れかをストアする。上流側のメモリセル０，
０における二つのトランジスタＱ１及びＱ２の何
れが導通状態にあるかということに依存して両方
のワード線３及び４上において低電位から高電位
への電位変化が、セル０，１内のトランジスタＱ
１及びＱ２を現在の導通状態を維持させるか、又
は導通状態と非導通状態との間をスイツチして下
流側のセルが上流側のセルと同じデータを有する
ものとさせる。従つて、一般的には、上流側のメ
モリセルにおけるトランジスタＱ１及びＱ２のコ
レクタ上の電位と、それらが接続されている下流
側のメモリセル内のトランジスタの導通状態と
が、後者のトランジスタの第１エミツタ及び第２
エミツタへ所定のワード線制御電圧を印加するこ
とにより下流側のメモリセル内のトランジスタが
導通状態と非導通状態との間でスイツチするかど
うかということを決定する。このデータ転送操作
は、ワード線の一方又は両方が低状態とされた時
に終了する。 上述した動作を一層良く理解するために、以下
の表に関して説明を行なう。その表においては、
６個の組のバイナリーデータがセル０，０及び
１，０内にストアされており、且つ下流側のメモ
リセル０，１のトランジスタＱ１及びＱ２の電極
へ例示的な電位が印加されている。トランジスタ
Ｑ１及びＱ２はシリコンバイポーラシヨツトキー
トランジスタであると仮定している。全ての電位
は正であり、且つシリコンバイポーラシヨツトキ
ートランジスタの動作において使用される典型的
な電位である。

【表】 上の表中における例１，２及び３において、セ
ル０，０の上流側トランジスタＱ１及びＱ２のコ
レクタ電位であるセル０，１の第３エミツタ２０
５及び２１５上の電圧は、夫々、0.6V及び1.2V
である（即ち上流側セル０，０は論理０をストア
している）。第２エミツタ２０４及び２１４に接
続されているワード線４上の制御電圧は1.5V以
上であると仮定されている。 例１において、上に仮定した電圧がセル０，１
のトランジスタＱ１及びＱ２の電極に印加されて
おり、セル０，１のトランジスタＱ１が導通状態
でセル０，１のトランジスタＱ２が非導通状態
（即ち、セル０，１が論理０をストアしている）
である場合、セル０，１のトランジスタＱ１及び
Ｑ２の第１エミツタ２０３及び２１３に接続され
ているワード線３上の制御電圧0.3Vはトランジ
スタＱ１及びＱ２の状態に何等変化を及ぼすもの
ではない。上の表から明らかな如く、これは、エ
ミツタ２０３を除いて全てのエミツタのベース・
エミツタ電圧が0.8Vよりも小さいからである。
従つて、トランジスタＱ１の第１エミツタ２０３
のみが導通状態となる。 上の表の例２において、第１エミツタ２０３，
２１３上の制御電圧が0.3Vから0.6Vへ上昇され
ると、トランジスタＱ１及びＱ２のコレクタ及び
ベース上の電圧が表に示し如く変化する。これら
の変化によつて、トランジスタＱ１の第１エミツ
タ２０３は導通状態を継続し、トランジスタＱ１
の第３エミツタ２０５は非導通状態となる。 上の表の例３において、トランジスタＱ１の第
１エミツタ２０３上の制御電圧が更に1.1Vへ上
昇されると、表に示した如くトランジスタＱ１及
びＱ２のコレクタ及びベースの電圧が対応して変
化し、その結果、トランジスタＱ１の第１エミツ
タ２０３は導通状態を止め、トランジスタＱ１の
第３エミツタは導通状態を開始する。このこと
は、シリコンバイポーラトランジスタの周知の動
作原理に従い、トランジスタＱ１のベース電圧及
びコレクタ電圧がトランジスタＱ１の全てのエミ
ツタ上における最も低い電圧を越えて、夫々、
0.8V及び0.3Vより高い電圧に上昇することが出
来ないという事実に基づくものである。注意すべ
き事であるが、これらの条件下において、トラン
ジスタＱ２の全てのエミツタは非導通状態を維持
している。 トランジスタＱ１及びＱ２の第１エミツタ２０
３，２１３上における電圧を更に増加してもトラ
ンジスタＱ１及びＱ２の導通状態を変化する事が
ないということが分かるので、セル０，１へ転送
されるべきセル０，０内にストアされている上流
側のデータが既にセル０，１内にストアされてい
るデータと同一であるという場合について更に例
を挙げて説明をする必要はない。 上述した事から理解される如く、トランジスタ
Ｑ１及びＱ２の導通状態における変化がないとい
うことは、上流側のメモリセル０，０内にストア
されている論理値がどのようなものであつても、
それはメモリセル０，１内にストアされている論
理値と同一であるということを意味している。従
つて、上流側のセルが論理０（又は論理１）をス
トアしている場合には、メモリセル０，１も又論
理０（又は論理１）をストアする。 上の表の例４，５及び６においては、トランジ
スタＱ１及びＱ２の第３エミツタ２０５，２１５
上に存在すると仮定されている電圧が例１，２及
び３において仮定されたものと逆になつている。
即ち、上流側セル０，０は論理１に有しており、
1.2V及び0.6Vがその第３エミツタ２０５及び２
１５へ夫々印加されている。 例４について説明すると、トランジスタＱ１が
導通状態でトランジスタＱ２が非導通状態であ
り、1.5VがトランジスタＱ１及びＱ２の第２エ
ミツタ２０４及び２１４に接続されているワード
線４上に印加されており、この場合、トランジス
タＱ１及びＱ２の第１エミツタ２０３及び２１３
に接続されているワード線３上の電圧が0Vから
0.3Vに上昇したとしても、トランジスタＱ１及
びＱ２の導通状態は変化しない。 同様に、例５に示した如く、第１エミツタ２０
３及び２１３に印加されている電圧を更に0.6V
へ上昇させたとしても、トランジスタＱ１及びＱ
２の導通状態は変化しない。然し乍ら、この電圧
を更に増加させると変化が発生する。 例６に関して説明すると、第１エミツタ２０３
及び２１３上の電圧を更に0.6Vから1.1Vへ上昇
させると、第１エミツタ２０３従つてトランジス
タＱ１が導通状態から非導通状態へスイツチ動作
する。同時に、トランジスタＱ２の第３エミツタ
２１５、従つてトランジスタＱ２が非導通状態か
ら導通状態へスイツチ動作する。従つて、上流側
のセル０，０内にストアされている論理１がセル
０，１内にコピーされる。 このようにトランジスタＱ１及びＱ２が状態を
スイツチ動作する理由としては、トランジスタＱ
１のコレクタ上の電圧、従つてトランジスタＱ２
のベース上の電圧がトランジスタＱ２の第３エミ
ツタ２１５に対するベース・第３エミツタ電圧が
0.8Vであるようなレベルに上昇すると、第３エ
ミツタ２１５が導通状態を開始するからである。
トランジスタＱ２の第３エミツタ２１５が導通状
態を開始すると、そのコレクタ２１１の電圧が
0.9Vへ降下し、即ち第３エミツタ２１５の電圧
である0.6Vよりも0.3V上の電圧となる。トラン
ジスタＱ２のコレクタ２１１上の電圧が0.9Vへ
降下すると、トランジスタＱ１のベース２０２上
の電圧がそれより0.1V低い0.8Vの電圧となり、
従つてトランジスタＱ１の第１エミツタ２０３が
ターンオフされる。 トランジスタＱ１及びＱ２のスイツチ動作が行
なわれ、且つ上流側のメモリセル０，０によつて
ストアされているデータのセル０，１への転送
（即ち、コピー）が完了すると、トランジスタＱ
１及びＱ２の第１エミツタ及び第２エミツタに接
続されているワード線３，４上の電圧が他の回路
（不図示）によつて0.3Vへ駆動され、従つてトラ
ンジスタＱ１及びＱ２の夫々のコレクタ上に保持
モード電圧である1.2及び0.6Vを確立する。 セル０，１及び上流側のセル０，０の両方にス
トアされている論理１に応答するセルの動作は例
１乃至３と類似している。又、上流側のセル０，
０内にストアされており且つ以前に論理１をスト
アしていたセル０，１から転送された論理０に応
答するセルの動作は例４乃至６のものと類似して
いる。従つて、本発明によつて構成される独特の
メモリセルによれば、FIFOメモリ装置を一層簡
単に設計し且つ製造することが可能であり、且つ
従来のFIFOメモリとくらべて信頼性を向上し且
つ歩留まりを向上させることが可能となる。 以上、本発明の具体的実施の態様について詳細
に説明したが、本発明はこれら具体例にのみ限定
されるべきものではなく、本発明の技術的範囲を
逸脱することなしに、種々の変形が可能であるこ
とは勿論である。

【図面の簡単な説明】

第１図は本発明に基づいて構成されたメモリア
レイを示した概略図であり、第２図は第１図のア
レイのメモリセルを示した概略図である。 （符号の説明）、０，０乃至４，３２：メモリ
セル、２００：メモリアレイ。

Claims (1)

1. 【特許請求の範囲】 １ メモリセルの複数個の行及び列を有するメモ
   リアレイにおいて、前記各メモリセルが、各々が
   第１エミツタと第２エミツタと第３エミツタとベ
   ースとコレクタとを具備する第１トランジスタ及
   び第２トランジスタと、前記メモリセルの行内に
   おける前記第１トランジスタ及び第２トランジス
   タの各々の前記第１エミツタ及び第２エミツタへ
   夫々接続されている第１ワード線及び第２ワード
   線と、前記メモリセルの列内の隣接するメモリセ
   ル内の前記第１トランジスタ及び第２トランジス
   タの対応する一つのコレクタへ前記各第３エミツ
   タを接続する手段と、前記メモリセルの前記列内
   の隣接するメモリセル内の前記第１トランジスタ
   及び第２トランジスタの対応する一つの前記第３
   エミツタの一つへ前記各コレクタを接続する手段
   と、前記トランジスタの他方の一つのコレクタへ
   前記第１トランジスタ及び第２トランジスタの
   各々のベースを接続する手段とを有することを特
   徴とするメモリアレイ。 ２ 特許請求の範囲第１項に於いて、前記ベース
   を接続する手段が抵抗を提供する手段を有するこ
   とを特徴とするメモリアレイ。 ３ 特許請求の範囲第１項に於いて、前記第１及
   び第２トランジスタの各々のコレクタへ接続して
   電流源が設けられていることを特徴とするメモリ
   アレイ。 ４ 特許請求の範囲第３項に於いて、前記各電流
   源が横型PNPトランジスタを有することを特徴
   とするメモリアレイ。 ５ メモリセルから成る複数個の行及び列を有す
   るメモリアレイであつて、前記各メモリセルが、
   第１の行内において各々が第１エミツタと第２エ
   ミツタと第３エミツタとベースとコレクタを包含
   する複数個の電極を具備している第１トランジス
   タ及び第２トランジスタと、前記アレイ内の前記
   メモリセルから成る隣接する行内の一対の対応す
   るトランジスタへ前記第１トランジスタ及び第２
   トランジスタの各々を接続する手段と、前記第１
   トランジスタ及び第２トランジスタと前記隣接す
   る行内に於ける前記対応するトランジスタとの間
   でビツト情報を転送するために前記電極へ所定の
   電圧を印加する手段とを有することを特徴とする
   メモリアレイ。 ６ 上記第５項に於いて、前記第１行が上流側の
   行を有すると共に前記隣接する行が下流側の行を
   有しており、前記電圧を印加する手段が前記第１
   エミツタ及び第２エミツタへ制御信号を印加する
   手段を有しており、且つ前記接続手段が前記上流
   側の行内に於ける前記対応するトランジスタの一
   方のコレクタへ前記各第３エミツタを接続する手
   段と前記第１及び第２トランジスタの各々のコレ
   クタを前記下流側の行内の前記対応するトランジ
   スタの一方の対応する第３エミツタへ接続する手
   段とを有することを特徴とするアレイ。 ７ 特許請求の範囲第６項に於いて、前記第１及
   び第２トランジスタの前記第１エミツタ及び第２
   エミツタを前記アレイ内のメモリセルから成る行
   内の複数個の対応するトランジスタの対応する第
   １エミツタ及び第２エミツタへ接続する手段を有
   することを特徴とするアレイ。 ８ 特許請求の範囲第６項に於いて、前記第１エ
   ミツタ及び第２エミツタへ印加される前記制御信
   号と前記各第３エミツタ上の電圧に応答して前記
   第１トランジスタと第２トランジスタの何れか一
   方が導通状態となることを制御する手段を有する
   ことを特徴とするアレイ。