JPS5817595A - Ｒａｍ二重ワ−ド線回復回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 本発明はデジタル計算機等に使用するランダム・アクセ
ス・メモリ（ＲＡＭ）に関する物であって、更に詳細に
は、メモリセル内への偶発的な再書込みを防止し且うメ
モリの高速動作を可能とする為に非選択ワード線を迅速
に放電させる為のワード纏ｇｎｃ＋路に関するものであ
る。

ランダム・アクセス・メモリは、通常ＲＡＭ乃！は直接
アクセスメモリと呼称され、２進情報の一時的記憶を行
なう為にほとんど全てのデジタル計算Ｉｌ装置に広く使
用されているものであって、多量の無関係なデータを検
索する事無しに迅速に且つ直接的に検索を行なう事が可
能なものである。

ＲＡＭには幾つかのタイプがあり、最も広く使用されて
いるものはバイポーラメモリであって、それは現在゛入
手可能なものの中で最も高速のメモリの一つである。バ
イポーラＲＡＭに於いては、多数の個別的なトランジス
タメモリセルをマトリクス上に配設し、縦列のセルをピ
ット線で相互接続させ、且つ横列のセルを上部ワード繍
と下部ワード纏との間に接続してあり、高選択電圧を上
部ワード纏に印加する事によって１列のメモリセル内を
動作可能とさせ、且つ下部ワード線を介して適宜の電流
源又はシンクへ至る電流路１形成する。従って、メモリ
マトリクス内に於ける何れのセルも特定のピット線対と
特定のワード一対との交点として識別しうるものである
。

通常、選択したセルから読出しを行なう場合には、上部
ワード線を選択すると共にその電圧を上昇させ、且つピ
ット線対上の電圧を一定レベルに繍持する。次いで、そ
の特定のピット一対に接続されているメモリセルトラン
ジスタのオン・オフ状態によってビット線対の一方に於
ける電流の有無を検知する事によってそのセルから読取
りを行なう。

特定のセルに書込みを行なう場合には、同様に、その選
択されたセルが接続されている上部ワード線上の電圧を
上昇させ、且つ一方のピット線上の電圧を下降させてそ
のピット線に接続されて６％るトランジスタをオンさせ
る事によって行なう。高品質で高速のＲＡＭは迅速にス
イッチ動作されるものでなければならないので、読取り
乃至は−込みを行なうために選択されたセルに関連した
特定の上部ワード纏は極めて迅速に高状態にスイッチ動
作されねばならず、且つその時間はピット線に接続され
ているセンス増幅器がそのピット線とワード纏との交点
に於ける選択されたセルカーらデータを迅速に・取り出
す極めて短時間の間に成されねばならない。

選択されているワード軸が急に非選択状態とされた場合
に、上部ワード線上の電圧は迅速に低状態に下降されね
ばならない。この電圧がゆっくりと下降する場合には、
次ぎのサイクルに於ける全（別のセルの読取り又は書込
み動作によってそのワード線に関連したメモリセルに対
し偶発的な読取り又は・書込みを行なう場合がある。即
ち、上部ワード線上に高イネーブル電圧が印加されて選
択状態にあるセルが非選択状態とされて中間状態を遷移
中に、同時に別のワード軸がスイッチ動作されて高選択
状態とされ別のセルからの読取り又は書込みを行なう場
合がある。この様な状態に於いては、多くの場合に、中
間状態にあるセルに関して意図しない読取り又は書込み
が行なわれてしまう、この様なエラーの発生を１避する
為には、メモリを低速で動作させて非選択状態とされた
ワード線を低状態へ回復する為の余裕を与える必要があ
る。

本発明は、以上の点に鑑み成されたものであって、非選
択状態とされたワード軸を放電させる改良型回路を提供
する事を目的とする。

本発明の１特徴によれば、複数個の電気的導体の各々に
於ける電圧が第１選択電圧から中間状態遷移を経て第２
電圧レベルへ降下する場合に前記導体の各々を迅速に放
電させる放電回路を提供するものであって、前記回路に
は、複数個の第１トランジスタが設けられておりその各
々のトランジスタが前記複数個の導体の一つと前記第１
トランジスタの全てのエミッタに共通接続されている第
１電流源導体との間に於いて抵抗要素と直列接続されて
おり、前記複数個の第１トランジスタの各々のベースに
接続されると共に夫々の電気的導体に接続されて制御回
路が設けられており、前記制御回路は前記夫々の導体上
の電圧よりもＶＢＥ分だけ低い電圧を前記ベースに印加
し、前記複数個の第１トランジスタの内そ功制−回路か
ら最も高いベース電圧を受ける特定の第１トランジスタ
が前記第１電＊ｉｇｉ導体及び前記複数個の第１トラン
ジスタの各々のエミッタ上に前記電圧レベルを確立し、
複数個の第２トランジスタが設けられておりその各々は
前記複数個の導体の一つと前記第２トランジスタの全て
のエミッタに共通接続されている第２電流源導体との間
に接続されており、前記第２トランジスタの各々のベー
スが前記第１トランジスタの対応するもののコレクタに
接続されており、前記複数個の第２トランジスタの内置
も高いベース、電圧を受ける特定の第２トランジスタが
前記第２電８１１１Ｉ春休及び前記複数個の第２トラン
ジスタの各々のエミッタ上に前記電圧レベルを確立する
ものである。

以下、添付の図面を参考に本発明の具体的実施の態様に
付いて詳細に説明する。第１１１は理想的なランダムア
クセスメモリのワード軸を選択又は非選択状層とした場
合の電圧と時間に関する遭容状−を示した説明図である
。メモリに対して読取り又は書込みを行なう場合に、適
宜のワード線駆動ＩＩＩＩによつて上部ワード軸に高電
圧のセレクト電圧１０を印加する事によって１列分のセ
ルがイネーブルされる。参照番号１２によって示した如
く、そのワード線が非選択状層とされ、且つ、参照番号
１４で示した如く、別の上部ワード線が選択状態とされ
た場合に、非選択状態とされた上部ワード線上の電圧が
低電圧の非選択レベル１６へ迅速に降下し、選択状態と
されたワード線上の電圧が高電圧の選択レベル１８へ迅
速に上昇する事が最も望ましい。

しかしながら、従来の回路に於いては、１１１図に示し
た様な理想的なスイッチング特性を憚る事は出来ず、上
部ワード軸及び下部ワード線とそれらに関連する回路を
迅速に放電させる事が出来ないので、現実的なスイッチ
ング特性は第２ＷＪに示した欅になる。第２図に於いて
、非選択状層にされると、選択されているワード軸はそ
の高選択状態２０から急激に電圧を降下しはじめる。し
かしながら、中閤状＠領域、叩ち第２１１に於いて点線
２２と点線２４とで示した閣の領域を遷移する−は、参
照番号２６で示した様に、電圧降下は次第に緩かとなり
、又参照番号２８で示した様に、多くのｌ１ｌＩ＆：Ｍ
いては一時的に中間部分に於いて平衡状態を示す事があ
る。減少しながら上昇する時間３２の間にその様な電圧
特性を示すワード線内の選択したセル内に書込みを行な
うためにビット線電圧を降下させた場合には、その様な
ビット線に接続されている非選択セルであって中間電圧
状ｌを遷移下降中であり且つ点線の垂直−３４で示した
近似位置２８上の曲線に沿うて変化中である場合には、
電圧が十分に高いのでそのセルに誤って再書込みを行な
う可能性がある。この様なエラーを避ける為に、従来、
読取り及び書込みのサイクルを遍くしてワード線電圧レ
ベルを十分に降下させる事を必要としていた。

第３図に示した回路は上−ワード線と下部ワード線及び
それらに関連した回路を急速に放電させる事が可能な回
路であって、ワード線が非選択状層とされた場合には、
迅速に中間状態遷移を通過させて、ワード纏回復時園を
短縮すると共にメモリの安定性を増加させる事を可能と
するものである。

第３図は、メモリマトリクスの１部を示すと共に、本発
明のワード線回復回路の概略を示している。メモリマト
リクスは複数個のメモリセル３６を有しており、これら
のセルはピット線対３８゜４０及び４２．４４の間に縦
列状に配列されると共に、上部ワード線及び下部ワード
線４６，４８：５０．５２：５４．５６の闇に横列状に
配設されている。メモリから読取りを行なったり又はメ
モリへ書込みを行なう場合には、選択回路（不図示）に
よって上部ワード線の一つを選択し、且つ選択された上
部ワード線上の電圧を通常のアドレスされていない電圧
レベルよりも高いレベルに上昇させる。

便宜上、ベース−エミッタ電圧Ｖ＠ｆを本明細書及び添
付図面に於いてはφで表し、それはバイポーラトランジ
スタ及びダイオードの順方向電圧に対しては約０．１５
ボルトの値を有するものである。

本明細書及び第□ゴ図中に示した電圧は任意の便宜的な
基準レベルに関連するものであうで、ここに於ける好適
実施例に於いては、全ての電圧レベルは回路システムの
電圧レベルである■α以下の電圧を示している。上部ワ
ード線４６が選択され、且つそれに印加される電圧がｖ
ａ：基準電圧よりも−１，３φ小さいものである場合に
は、下部ワード線４８はメモリセル内のトランジスタの
ＶＩＩＥによってｖｃｃ基準電圧よりも−２，３φ低い
電圧レベルに降下される。

更に、第３図に於けるワード線対５４．５６が非選択状
ｌにあるものと仮定し、且つワードｌｌ５４．５６に関
連した全てのセルに対して非選択状態特機電力を維持す
る為に、上部ワード線は−２，８φの非選択電圧レベル
に維持し、従って下部ワード線５６は基準電圧レベルよ
りも−３，８φ下の電圧レベルとなる。

ワード線５０．５２は、選択状態とされたか又は非選択
状層とされる蓼によって中間状態遷移しているものと仮
定する。従って、上部ワード線５０はこの様な時点に於
いて−２，０φの電圧を担持しており、従って下部ワー
ド線５２は−３，０φの電圧を担持する。

本ワード線回復回路はメモリの各ワード線に接続される
と共に二つの電流１［５８，６０に接続されている二重
比較・禁止回路を有している。これら全ての比較・禁止
回路は同一の構成を有している。ワード線４６．４８に
関連した比較・禁止回路は、ＮＰＮトランジスタ６２を
有しており、そのベースは電圧回路に接続されており、
前記電圧回路は、好適には、接地基準電圧とダイオード
６６のカソードとの間に接・統されている電流ｌｌｌ６
４を有するものである。尚、ダイオード６６の７ノード
は下部ワード線４８等の様な下部ワード線に接続されて
いる。トランジスタ６２のエミッタは導体６８に接続さ
れており、該導体６８は電流源５８を介して接地基準電
圧に接続されている。トランジスタ６２のコレクタは、
抵抗７０を介してワード線４８に接続されると共に、二
重コレクタトランジスタ７２のベースに接続されている
。トランジスタ７２は同一の構成を有しベースを相互接
続させ且つエミッタを相互接続させた一対のＮＰＮトラ
ンジスタで構成することが可能であって、相互接読させ
たエミッタを導体７４に接続させ、且つ該導体７４は電
８１ｍ１６０を介して接地接続されている。トランジス
タ７２の一方のコレクタ、又は一対のトランジスタ７２
の一方のコレクタは、下部ワード線４８に接続されてお
り、他方のコレクタは上部ワード線４６に接続されてい
る。

中−状■を遷移中であるワード線５０．５２に関連して
いる本ワード纏回復回路は、ＮＰＮトランジスタ７６を
有しており、該トランジスタ７６のベースは電１１［７
８を介して接地接続されると共に、ダイオード８０のカ
ソードに接続されている。尚、ダイオード８０のアノー
ドは下部ワード線５２に接続されている。トランジスタ
７６のエミッタは導体６８に接続されており、そのコレ
クタは抵抗８２を介して下部ワード線５２に接続される
と共に、二重コレクタトランジスタ８４のベースに接続
されている。トランジスタ８４のエミッタは導体７４に
接続されており、一方トランジスタ８４の二つのコレク
タは、夫々、上部ワード線５０及び下部ワード線５２へ
接続されている。

非選択状態とされているワード線５４．５６に関連した
本ワード線回復回路は、ＮＰＮトランジスタ８６を有し
ており、該トランジスタ８６のベースは電流１［８８を
介して接地接続されると共に、ダイオード９０のカソー
ドに接続されている。尚、ダイオード９０の７ノードは
下部ワード線５６に接続されている。トランジスタ８６
のコレクタは抵抗９２を介して下部ワード線５６に接続
されると共に、二重コレクタトランジスタ９４のベース
に接続されている。トランジスタ８６のエミッタは導体
６８に接続されており、トランジスタ９４のエミッタは
導体７４に接続されている。トランジスタ９４の二つの
コレクタは、夫々、上部ワード線５４及び下部ワード線
５６に接続されている。

電流１ｉ６０へ電流を供給する為にＮＰＮトランジスタ
９６が設けられているが、このトランジスタが電流を供
給する場合＆ｔＳ体７４を介してその他の電流が流れて
いない場合であって、これはどのワード線も中閤状憇に
無い場合に発生する。トランジスタ９６のコレクタはＶ
ｃｒ：ＩＩＩＩ＆：Ｉ統されており、そのエミッタは導
体７４に接続されてをする。基準電圧がトランジスタ９
６のベースに供給されており、第２図に示した点線２５
及び非選択レベル３０の閣の電圧範囲に於ける導通状態
を維持している。

本回復１路の動作を説明すると、二つの比較が本１ＩＩ
Ｉによって行なわれる。第１の比較は、′単一フレフタ
”トランジスタ、例えばトランジスタ６２．７・６．８
６、によって行なわれ、メモリー内のどのワード線が高
レベルの選択状態にある力１を決定する。ダイオード６
６．８０．９０は、下部ワード總電圧を夫々のトランジ
スタのベース電圧レベルよりも１φだけ電圧を降下させ
る。この様にして高電圧状態に選択されたワード線に接
続された特定のトランジスタ（図示の実施例に於し）て
は、トランジスタ６２が選択されたり−ド纏対の下部ワ
ード線４８に接続される）が、最も′１４＆１ベース電
圧を受け、そのトランジスタが電流を導通させてそのエ
ミッタ電圧レベルを更に１φ降下させる。このトランジ
スタ６２のエミッタ上の電圧レベルは、導体６８上の電
圧レベル及びその信金てのトランジスタ７６．８６のエ
ミッタ上の電圧レベルを確定する。これらその他のトラ
ンジスタ７６．８６のベース・エミッタ電圧はそれらの
スレッシュホールドレベル以下であ−るので、これらの
トランジスタはオフ状態にある。従って、第１比較回路
は、第２図に示した点線２０と２３との閣の電圧範囲に
於いて動作する。

２番目の比較は二重コレクタトランジスタ７２゜８４．
９４によって行なわれるものであって、これらのトラン
ジスタは、第２図に示した点線２３と２４との闇の電圧
範囲に於いて動作する。最も高いベース電圧を受けるト
ランジスタがオンであり、この導通状態にあるトランジ
スタを介しての１φの電圧降下によってその他のトラン
ジスタが非導通状態となる様にそれらのエミッタ電圧レ
ベルを確立する。

次いで、本発明の動作を詳細に説明する１選択された上
部ワード線４６に関連した下部ワード線４８は−２，３
φの電圧レベルにある。電流がダイオード６６を介して
流れ、且つ電流１［６４を介して接地へ流れる。ダイオ
ード６６は選択されたワード線電圧から１φだけ電圧レ
ベルを降下させ、従うてトランジスタ６２のベースは−
３，３φにあり、抵抗７０を介して導体６８へ電流を導
通させる。トランジスタ６２はベース及びエミッタ間の
電圧を１φだけ降下させるので、導体６８上の電圧レベ
ルはトランジスタ６２によって−４，３φに設定さ、れ
、この電圧レベルはトランジスタ７６゜８６のエミッタ
に印加される。抵抗７０の抵抗値及びその他のワード總
回路に於ける対応する抵抗８２及び９２の抵抗値は注意
深く選択されており、導通用トランジスタ６２がオンの
場合に、抵抗７０を介しての電圧降下がそれに対応する
トランジスタのコレクタ上に−３，８φの電圧を与える
ものであり、その電圧は非選択状態とされた下部ワード
纏５６上の電圧と同じである。

ワード線５０．５２は牛腸状態遷移にあり、上部ワード
纏５０上の電圧が−２，０φであり、下部ワード纏５２
上の電圧が−３，０φであるとする。ダイオード８０を
介して更に電圧降下が生じ、トランジスタ７６のベース
上の電圧は−４，０φとなる。上述した如く、選択され
たり−ド纏４６゜４８に関連するトランジスタ６２は導
通状態にあり導体６８及びそれに接続されている全ての
エミッタを−４，３φの電圧レベルに設定している。

従って、ベース電圧が−４，０φでありエミッタ電圧が
−４，３φであるトランジスタ７６は、スレッシュホー
ルド以下であり、従ってオフ状態となっている。−３，
０φのレベルにあるベース電流が下部ワード線５２から
抵抗８２を介してトランジスタ８４へ導通され、そのト
ランジスタをオンさせて、降下中の中間状態にあるワー
ド線５０゜５２を導体７４及び電流Ｉ！６０を介して急
速に放電させる。導体７４上の瞬間的な電圧レベルは−
４，０φに降下され、この電圧が該導体に接続されてい
る全ての複数コレクタトランジ゛スタのエミッタ上の電
圧レベルを確立する。

尚、選択されたワード＄１４６．４８に関し、トランジ
スタ６２のコレクタ上の電圧、すなわち複数コレクタト
ランジスタ７２のベース上の電圧は−３，８φである。

考慮中の時点に於いては、導体７４上の電圧レベル、従
ってトランジスタ７２のエミッタ電圧は−４，０φに設
定されているので、ベース・エミッタ電圧はスレッシュ
ホールド以下であり、従ってトランジスタ７２はオフさ
れて選択されたワード線４６．４８を放電する事は無い
。

非選択・状態とされたワード線５４．５６は、−電圧レ
ペルー２．８　　φ及び−３，８φを夫々担持している
。ダイオード９０は下部ワード線５６の電圧を−４，８
φへ降下させ、その降下された電圧がトランジスタ８６
のベースに印加される。エミッタの電圧レベルは導通状
態にあるトランジスタ６２によって−４，３φに設定さ
れているのでトランジスタ８６はオフ状層にバイアスさ
れている。

従って、下部ワード−５６からの−３，８φの電圧がそ
のまま゛トランジスタ９４のベースに印加される。トラ
ンジスタ９４のエミッタは導通状態にあるトランジスタ
８４によって−４，０φの電圧に設定されている。従う
て、トランジスタ９４はオフであり、ワード線５４及び
５６上の電圧レベルは何等彰響を受ける事がない。

以上、本発明の具体的構成に付いて詳細に説明したが、
本発明はこれら具体例に限定されるべきものではなく、
本発明の技術的ｅｉｓを逸脱する事無しに種々の変形が
可能である事は勿論である。

例えば、上述の説明に於いては、本回復ａｍがバイポー
ラＲＡＭに接続された場合に付いて説明したが、本発明
はアレイ上の線に於いて１本の線が常に高状態にある場
合にその高状態にある纏を回復する場合の任意の回路に
適用可能なものである。

【図面の簡単な説明】

第１図はメモリワード線を選択状態及び非選択状態とし
た場合の理想的な電圧一時間変化を示した説明図、第２
図は従来技術によプてワード線を選択状態及び非選択状
層とした棚台の電圧一時開変化を示した説明図、第３図
は本発明のａｗｇｉ＋路を使用したメモリマトリクスの
１部を示した回路図、である。 （符号の説明） ３６：　メモリセル ３８．４０，４２．４４　：　　ビット線４６．５０．
５４　：　　上部ワード纏４ｇ、５２．５８　：　　下
部ワード線６８．７４：　　導体 特許出願人　　　フェアチアイルド　カメラアンド　イ
ンストルメント コーポレーション 手続補正書 昭和５７年　８月１１日 特許庁長官　　若　杉　和　夫　　殿 １、事件の表示　　　昭和５７年　特　許　原　第　１
１８７０６　　号２、発明の名称　　　ＲＡＭ二重ワー
ド線口復回路３、補正をする者 事件との関係　　　特許出願人 ４、代理人 ５、補正命令の日付　　自　　発 ６、補正により増加する発明の数　　な　　し７、補正
の対象　　　　委　任　状、　図　面８、補正の内容　
　　　別紙の通り

Claims (1)

1. 【特許請求の範囲】 １、讃歌−の電気的導体の各々に於番する電圧が第１選
   択電圧レベルから中間状態遷移を経て第２電圧レベルへ
   降下する場合に前記各導体を迅速に放電する放電回路に
   於いて、複数−の第１トランジスタが設けられておりそ
   の各々が前記複数−個の導体の一つと前記第１トランジ
   スタの全てのエミッタに共通！！＠された第１電Ｉｌ！
   ■導体との間に於いて抵抗ＩＩＩと腹殉ｍ統されており
   、前記複数個の第１トランジスタの各々のベースに接続
   されると共に夫々の電気的導体に接続された制−回路が
   設けられており、前記制−ｍ１ｍｌは前記夫々の導体上
   の電圧よりもｖＩＩだけ低い電圧を前記トランジスタの
   ベースに印加し、前記複数個のトランジスタの内で鯛−
   回路から最も高いベース電圧を受ける特定の第１トラン
   ジスタが前記第１電流源導体及び前記複数−の第１トラ
   ンジスタの各々のエミッタに電圧レベルを確立し、複数
   個の第２トランジスタを設けてありその各々が前記複数
   個の導体の一つと前記第２トランジスタの全てのエミッ
   タに共通接続された第２電流源導体との閤に接続されて
   おり、前記第２トランジスタの各々のベースが前記第１
   トランジスタの対応するもののコレクタに接続されてお
   り、前記複数個の第２トランジスタの内で最も高いベー
   ス電圧を受ける特定の第２トランジスタが前記第２電流
   源導体及び前記複数個の第２トランジスタの各々のエミ
   ッタに電圧レベルを確立する事を特徴とする回路。 ２、上記第１項に於いて、前記制御回路が第３電８１ｍ
   １に直列接続されたダイオードを有し、前記ダイオード
   のアノードが前記導体に接続されている事を特徴とする
   回路。 ３、上記第１項又は第２項に於いて、電圧源と前記第２
   電ＩＩ源導体との間に第３トランジスタが接続されてお
   り、前記第２トランジスタが非導通状態にある期間の間
   前記第３トランジスタが連続的に導通状態となって前記
   第２電流源へ電流を供給する事を特徴とする回路。 ４．上記第１項乃至第３項の内の何れか１項に於いて、
   前記第２トランジスタの各々が夫々のベースを相互接続
   し且つ夫々のエミッタを相互接続した実質的に同一の複
   数個のトランジスタを有し、前記複数−のトランジスタ
   の各々のコレクタが別の導体に接続されており、前記第
   １導体上の電圧レベルが前記第１選択電圧レベル以下に
   降下した場合に前記導体を放電する事を特徴とする゛回
   路。 ５、上記第１項乃至第３項の内の何れか１項に於いて、
   前記第２トランジスタの各々がベースと、エミッタと、
   複数−のコレクタとを有し、前記コレクタの各々が別々
   の導体に接続されており、前記第１春体上の電圧レベル
   が前記第１選択電圧レベル以下に降下した場合に前記導
   体を放電させる事を特徴とする回路。 ６、上記第１項７ＢＢ！第３項の内の何れか１項に於い
   て、前記第１導体の各々が、上部ワード纏と下部ワード
   纏からなる複数−の対を有すると共に列状に配設され且
   つ前記対の各々の闇に接続された複数個のメモリセルを
   有するＲＡＭの下部ワード線の一つである事を特徴とす
   る回路。 ７、上記第４１１１又は第５項に於いて、前記第１１体
   の各々が、上部ワード線と下部ワード線とからなる複数
   個の対を有すると共に列状に配設され前記対の各々の闇
   に接続された複数個のメモリセルを有するＲＡＭの下部
   ワード線の一つであり、前記複数個の第２トランジスタ
   の１トランジスタに於けるコレクタがワード線対に於け
   る各ワード纏に接続されていて前記下部ワード練上の電
   圧が前記第１選択レベル以下に降下した場合に前記ワー
   ド線対を迅速に放電させる事を特徴とする回路。