JPH04306875A - 半導体記憶装置の構造 - Google Patents
半導体記憶装置の構造Info
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- JPH04306875A JPH04306875A JP3071059A JP7105991A JPH04306875A JP H04306875 A JPH04306875 A JP H04306875A JP 3071059 A JP3071059 A JP 3071059A JP 7105991 A JP7105991 A JP 7105991A JP H04306875 A JPH04306875 A JP H04306875A
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- contact hole
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- polysilicon
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- Pending
Links
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
- H10B12/31—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
Landscapes
- Semiconductor Memories (AREA)
- Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】この発明はＤＲＡＭのメモリセル
、特にスタックト・キャパシタ・セルの構造に関するも
のである。
、特にスタックト・キャパシタ・セルの構造に関するも
のである。
【０００２】
【従来の技術】図４は従来のスタックト・キャパシタ・
セルの製造方法を示す図である。まず通常の選択酸化法
を用いて素子分離領域１を形成した後、ゲート酸化膜２
を熱酸化により形成し、導電性をもつポリシリコンゲー
ト電極３を形成する。次にトランジスタのソース・ドレ
インとなるＮ型不純物拡散層をイオン注入により形成し
層間絶縁膜５をＣＶＤ法等により形成する。（図４（ａ
））次にコンタクトホール６を開孔し２層目ポリシリコ
ン７を形成し導電性を持たせた後にパターニングを行な
う。そしてキャパシタ絶縁膜８を形成する。（図４（ｂ
））次に３層目ポリシリコン９を形成し導電性を持たせ
た後にパターニングを行なう。（図４（ｃ））以下の工
程は公知の技術により絶縁膜形成、コンタクトホール開
孔、アルミ配線等を行なう。
セルの製造方法を示す図である。まず通常の選択酸化法
を用いて素子分離領域１を形成した後、ゲート酸化膜２
を熱酸化により形成し、導電性をもつポリシリコンゲー
ト電極３を形成する。次にトランジスタのソース・ドレ
インとなるＮ型不純物拡散層をイオン注入により形成し
層間絶縁膜５をＣＶＤ法等により形成する。（図４（ａ
））次にコンタクトホール６を開孔し２層目ポリシリコ
ン７を形成し導電性を持たせた後にパターニングを行な
う。そしてキャパシタ絶縁膜８を形成する。（図４（ｂ
））次に３層目ポリシリコン９を形成し導電性を持たせ
た後にパターニングを行なう。（図４（ｃ））以下の工
程は公知の技術により絶縁膜形成、コンタクトホール開
孔、アルミ配線等を行なう。
【０００３】以下の製造方法により、図３に示すトラン
ジスタ１個とキャパシタ１個から構成されるスタックト
・キャパシタ・セルが形成される。ここでキャパシタは
２層目ポリシリコン７と３層目ポリシリコン９とにより
構成される。
ジスタ１個とキャパシタ１個から構成されるスタックト
・キャパシタ・セルが形成される。ここでキャパシタは
２層目ポリシリコン７と３層目ポリシリコン９とにより
構成される。
【０００４】
【発明が解決しようとする課題】しかし、以上述べた製
造方法及び構造では集積度が高くなり微細化されると、
キャパシタの容量が減少し、蓄積電荷量が減る。このた
め蓄積電荷の保持時間、いわゆるホールドタイムが短か
くなってしまうという問題点があった。
造方法及び構造では集積度が高くなり微細化されると、
キャパシタの容量が減少し、蓄積電荷量が減る。このた
め蓄積電荷の保持時間、いわゆるホールドタイムが短か
くなってしまうという問題点があった。
【０００５】
【課題を解決するための手段】本発明は以上述べたキャ
パシタの容量が減少し、ホールドタイムが短くなるとい
う問題点を除去するために電荷蓄積電極（ストレージノ
ード）とＮ型拡散層との間にＭＩＳ型トランジスタを形
成し、蓄積電荷のリークを低減することによってホール
ドタイムを向上させるようにしたものである。
パシタの容量が減少し、ホールドタイムが短くなるとい
う問題点を除去するために電荷蓄積電極（ストレージノ
ード）とＮ型拡散層との間にＭＩＳ型トランジスタを形
成し、蓄積電荷のリークを低減することによってホール
ドタイムを向上させるようにしたものである。
【０００６】
【作用】この発明によればスタックト・キャパシタ・セ
ルの蓄積電荷の流入・流出をコントロールするトランス
ファーゲートのＮ型拡散層と電荷蓄積電極（ストレージ
ノード）との間にＭＩＳ型のトランジスターを設けたの
で、前記Ｎ型拡散層からの電荷の流出、つまりリーク電
流を低減させることができる。従って、前記問題点を除
去することができる。
ルの蓄積電荷の流入・流出をコントロールするトランス
ファーゲートのＮ型拡散層と電荷蓄積電極（ストレージ
ノード）との間にＭＩＳ型のトランジスターを設けたの
で、前記Ｎ型拡散層からの電荷の流出、つまりリーク電
流を低減させることができる。従って、前記問題点を除
去することができる。
【０００７】
【実施例】図１（ｄ）は本発明によってなるスタックト
キャパシタの構造を示す図である。以下、図１（ａ）な
いし（ｄ）により本発明の構造を得るための製造工程を
説明する。
キャパシタの構造を示す図である。以下、図１（ａ）な
いし（ｄ）により本発明の構造を得るための製造工程を
説明する。
【０００８】まず従来技術と同様に素子分離領域１１を
形成しゲート酸化膜１２を熱酸化等により形成する。次
に導電性をもつポリシリコンゲート電極１３を形成する
。このとき従来よりも幅を広げて形成する。その後イオ
ン注入によりＮ型拡散層１４および層間絶縁膜１５を順
次形成する。（図１（ａ））次に公知のホトリソ・エッ
チング技術によりコンタクトホール１６を開孔するが、
その際コンタクトホールは層間絶縁膜１５のみでなく、
ゲート電極１３とゲート絶縁膜１２も同時にエッチング
除去して形成する。そして開孔したコンタクトホール部
にＮ型不純物をイオン注入し、Ｎ型拡散層１４′を形成
する。（図１（ｂ））次にコンタクトホール側壁に露出
しているポリシリコンを熱酸化し、ＭＩＳ型トランジス
タ用のゲート酸化膜１１０を形成する。この時コンタク
ト底部に露出しているシリコン基板も酸化される。 この底部に形成された酸化膜は異方性ドライエッチング
等により選択的に除去し、コンタクトの側壁部にのみゲ
ート酸化膜１１０を残置させる。その後コンタクトホー
ル１６内にＰ型不純物を低濃度に含むポリシリコン１１
１を埋め込む。このポリシリコンの埋め込みは、ＣＶＤ
法等により、Ｐ型不純物を低濃度に含むポリシリコンを
１μｍ 程度厚く形成し表面をほぼ平坦になるようにし
た後、所望の位置まで全面エッチバックすることにより
行なわれる。（図１（ｃ））次に従来技術と同様に導電
性を持つ２層目ポリシリコン１７とキャパシタ絶縁膜１
８および導電性を持つ３層目ポリシリコン１９を順次パ
ターニングして形成する。
形成しゲート酸化膜１２を熱酸化等により形成する。次
に導電性をもつポリシリコンゲート電極１３を形成する
。このとき従来よりも幅を広げて形成する。その後イオ
ン注入によりＮ型拡散層１４および層間絶縁膜１５を順
次形成する。（図１（ａ））次に公知のホトリソ・エッ
チング技術によりコンタクトホール１６を開孔するが、
その際コンタクトホールは層間絶縁膜１５のみでなく、
ゲート電極１３とゲート絶縁膜１２も同時にエッチング
除去して形成する。そして開孔したコンタクトホール部
にＮ型不純物をイオン注入し、Ｎ型拡散層１４′を形成
する。（図１（ｂ））次にコンタクトホール側壁に露出
しているポリシリコンを熱酸化し、ＭＩＳ型トランジス
タ用のゲート酸化膜１１０を形成する。この時コンタク
ト底部に露出しているシリコン基板も酸化される。 この底部に形成された酸化膜は異方性ドライエッチング
等により選択的に除去し、コンタクトの側壁部にのみゲ
ート酸化膜１１０を残置させる。その後コンタクトホー
ル１６内にＰ型不純物を低濃度に含むポリシリコン１１
１を埋め込む。このポリシリコンの埋め込みは、ＣＶＤ
法等により、Ｐ型不純物を低濃度に含むポリシリコンを
１μｍ 程度厚く形成し表面をほぼ平坦になるようにし
た後、所望の位置まで全面エッチバックすることにより
行なわれる。（図１（ｃ））次に従来技術と同様に導電
性を持つ２層目ポリシリコン１７とキャパシタ絶縁膜１
８および導電性を持つ３層目ポリシリコン１９を順次パ
ターニングして形成する。
【０００９】以上の工程により、コンタクトホール内に
シリコン基板のＮ型拡散層と２層目ポリシリコン（Ｎ型
）を各々ソース及びドレインとするＭＩＳ型トランジス
タが形成される。以下は従来技術と同様に絶縁膜形成、
コンタクトホール開孔、アルミ配線等を行ないデバイス
を完成させる。なお拡散層やポリシリコン電極等は、そ
の導電型が全て逆であってもかまわない。
シリコン基板のＮ型拡散層と２層目ポリシリコン（Ｎ型
）を各々ソース及びドレインとするＭＩＳ型トランジス
タが形成される。以下は従来技術と同様に絶縁膜形成、
コンタクトホール開孔、アルミ配線等を行ないデバイス
を完成させる。なお拡散層やポリシリコン電極等は、そ
の導電型が全て逆であってもかまわない。
【００１０】図３は従来技術によるキャパシタセルの等
価回路図である。図から解る通りキャパシタとビットラ
イン（ＢＬ）を接続するトランジスタは１つしかない。 図２は本発明によるキャパシタセルの等価回路図である
。図から解る通りキャパシタとビットライン（ＢＬ）を
接続するトランジスタは実質的に２つ存在することにな
り、キャパシタに蓄積された電荷が従来に比ベリークし
にくくなっていることが解る。
価回路図である。図から解る通りキャパシタとビットラ
イン（ＢＬ）を接続するトランジスタは１つしかない。 図２は本発明によるキャパシタセルの等価回路図である
。図から解る通りキャパシタとビットライン（ＢＬ）を
接続するトランジスタは実質的に２つ存在することにな
り、キャパシタに蓄積された電荷が従来に比ベリークし
にくくなっていることが解る。
【００１１】
【発明の効果】以上詳細に説明したようにスタックト・
キャパシタ・セルを本発明のように構成したことにより
、キャパシタに蓄積された電荷が従来に比ベリークしに
くくなり結果として電荷のホールドタイムを長くするこ
とが可能である。またホールドタイムが長くなることに
よりデータの信頼性が向上し、デバイスの消費電力を小
さくできるという顕著な効果がある。
キャパシタ・セルを本発明のように構成したことにより
、キャパシタに蓄積された電荷が従来に比ベリークしに
くくなり結果として電荷のホールドタイムを長くするこ
とが可能である。またホールドタイムが長くなることに
よりデータの信頼性が向上し、デバイスの消費電力を小
さくできるという顕著な効果がある。
【図１】本発明の一実施例を示す工程断面図
【図２】本
発明の構造を示す等価回路図
発明の構造を示す等価回路図
【図３】従来の構造を示す
等価回路図
等価回路図
【図４】従来のスタックト・キャパシタ・セルの製法を
示す工程断面図
示す工程断面図
１０ 半導体基板
１１ 素子分離領域
１２ ゲート酸化膜
１３ ゲート電極
１４，１４′ Ｎ型拡散層
１５ 層間絶縁膜
１６ コンタクトホール
１１０ ゲート酸化膜
１１１ Ｎ型不純物を低濃度に含むポリシリコン
Claims (1)
- 【請求項１】 ＤＲＡＭ（ダイナミック・ランダム・
アクセス・メモリ）のセルに於て、第１導電型の半導体
基板の一主面に形成された第２導電型の拡散層領域と、
前記拡散層領域に接続され、かつ前記拡散層領域よりも
せまい領域に形成された第１導電型の半導体層と、前記
第１導電型の半導体層の上層に接続して形成された前記
ＤＲＡＭセルの電荷蓄積電極と、前記第１導電型の半導
体層の側壁に形成された薄い絶縁膜と、前記薄い絶縁膜
の側壁に存在し、前記電荷蓄積電極から絶縁して形成さ
れ、かつ前記第２導電型の拡散層と前記電荷蓄積電極と
が各々ＭＩＳ型トランジスタのリース及びドレインとな
るように形成された第２導電型のゲート電極をもつこと
、を特徴とする半導体記憶装置の構造。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3071059A JPH04306875A (ja) | 1991-04-03 | 1991-04-03 | 半導体記憶装置の構造 |
| US07/863,039 US5250828A (en) | 1991-04-03 | 1992-04-03 | Structure of semiconductor memory device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3071059A JPH04306875A (ja) | 1991-04-03 | 1991-04-03 | 半導体記憶装置の構造 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04306875A true JPH04306875A (ja) | 1992-10-29 |
Family
ID=13449574
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3071059A Pending JPH04306875A (ja) | 1991-04-03 | 1991-04-03 | 半導体記憶装置の構造 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5250828A (ja) |
| JP (1) | JPH04306875A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH09116112A (ja) * | 1995-10-14 | 1997-05-02 | Nec Corp | 半導体記憶装置とその製造方法 |
| US6862205B2 (en) * | 2002-03-06 | 2005-03-01 | Matsushita Electric Industrial Co., Ltd. | Semiconductor memory device |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5447879A (en) * | 1993-07-02 | 1995-09-05 | Hyundai Electronics Industries Co., Ltd. | Method of manufacturing a compactor in a semiconductor memory device having a TFT transistor |
| US5448513A (en) * | 1993-12-02 | 1995-09-05 | Regents Of The University Of California | Capacitorless DRAM device on silicon-on-insulator substrate |
| DE602005023125D1 (de) | 2005-04-27 | 2010-10-07 | St Microelectronics Srl | Vertikaler MOSFET Transistor als Auswahltransistor für nichtflüchtige Speichereinrichtung betrieben |
| US9847233B2 (en) * | 2014-07-29 | 2017-12-19 | Taiwan Semiconductor Manufacturing Company Limited | Semiconductor device and formation thereof |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5072276A (en) * | 1986-10-08 | 1991-12-10 | Texas Instruments Incorporated | Elevated CMOS |
| JPH0325972A (ja) * | 1989-06-23 | 1991-02-04 | Hitachi Ltd | 半導体記憶装置とその製造方法 |
| US5057888A (en) * | 1991-01-28 | 1991-10-15 | Micron Technology, Inc. | Double DRAM cell |
-
1991
- 1991-04-03 JP JP3071059A patent/JPH04306875A/ja active Pending
-
1992
- 1992-04-03 US US07/863,039 patent/US5250828A/en not_active Expired - Lifetime
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH09116112A (ja) * | 1995-10-14 | 1997-05-02 | Nec Corp | 半導体記憶装置とその製造方法 |
| US6862205B2 (en) * | 2002-03-06 | 2005-03-01 | Matsushita Electric Industrial Co., Ltd. | Semiconductor memory device |
Also Published As
| Publication number | Publication date |
|---|---|
| US5250828A (en) | 1993-10-05 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20000725 |