JPH05308131A - 半導体記憶装置の製造方法 - Google Patents
半導体記憶装置の製造方法Info
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- JPH05308131A JPH05308131A JP4139737A JP13973792A JPH05308131A JP H05308131 A JPH05308131 A JP H05308131A JP 4139737 A JP4139737 A JP 4139737A JP 13973792 A JP13973792 A JP 13973792A JP H05308131 A JPH05308131 A JP H05308131A
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Landscapes
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Abstract
(57)【要約】
【目的】 本発明は、素子の高さ方向の段差をできるだ
け小さくし、蓄積電荷量を大きくしたスタック型キャパ
シタを形成する方法を提供することにある。 【構成】 本発明は、ＭＯＳトランジスタを形成し、こ
のトランジスタ上に第１の絶縁膜６を形成した後、トラ
ンジスタのドレイン部と電気的に接続できるコンタクト
ホールを形成する。エッチング溶液でのエッチングレー
トが異なる第１のポリシリコン１１、第２の多層絶縁膜
１２、１３、１４を積層し、エッチング処理により、こ
の第２の絶縁膜１２、１３、１４の側面に段差を形成す
る。その後、第２のポリシリコン１５を堆積し、エッチ
バックを行い第２の絶縁膜１２、１３、１４の側壁部に
のみポリシリコン１５を残すと共に第１のポリシリコン
１１と電気的に接続させる。そして、第２の絶縁膜１
２、１３、１４を除去し、キャパシタ用絶縁膜９を形成
した後、キャパシタ用のプレート電極と成る第３のポリ
シリコン１６を形成する。
け小さくし、蓄積電荷量を大きくしたスタック型キャパ
シタを形成する方法を提供することにある。 【構成】 本発明は、ＭＯＳトランジスタを形成し、こ
のトランジスタ上に第１の絶縁膜６を形成した後、トラ
ンジスタのドレイン部と電気的に接続できるコンタクト
ホールを形成する。エッチング溶液でのエッチングレー
トが異なる第１のポリシリコン１１、第２の多層絶縁膜
１２、１３、１４を積層し、エッチング処理により、こ
の第２の絶縁膜１２、１３、１４の側面に段差を形成す
る。その後、第２のポリシリコン１５を堆積し、エッチ
バックを行い第２の絶縁膜１２、１３、１４の側壁部に
のみポリシリコン１５を残すと共に第１のポリシリコン
１１と電気的に接続させる。そして、第２の絶縁膜１
２、１３、１４を除去し、キャパシタ用絶縁膜９を形成
した後、キャパシタ用のプレート電極と成る第３のポリ
シリコン１６を形成する。
Description
【０００１】
【産業上の利用分野】本発明は半導体記憶装置の製造方
法に係わり、特に、ＤＲＡＭ（ダイナミックランダムア
クセス メモリー）のメモリーセルの製造方法に関す
る。
法に係わり、特に、ＤＲＡＭ（ダイナミックランダムア
クセス メモリー）のメモリーセルの製造方法に関す
る。
【０００２】
【従来の技術】高集積化の先端を走るＤＲＡＭは、年々
記憶容量が増大し、今後１６Ｍビット、６４Ｍビット、
２５６Ｍビットと順次容量が増加していくと予想され
る。このような集積度の向上を図る上で、ＤＲＡＭの記
憶容量であるメモリーセルを縮小していく必要がある。
この目的で、電荷を蓄積するためのキャパシタを３次元
化することが一般的になっている。このことは、半導体
研究２８（財団法人 半導体研究振興会 工業調査会
発行）に詳しく述べられているように、メモリーセルに
スタック型キャパシタやトレンチ型キャパシタが用いら
れている。
記憶容量が増大し、今後１６Ｍビット、６４Ｍビット、
２５６Ｍビットと順次容量が増加していくと予想され
る。このような集積度の向上を図る上で、ＤＲＡＭの記
憶容量であるメモリーセルを縮小していく必要がある。
この目的で、電荷を蓄積するためのキャパシタを３次元
化することが一般的になっている。このことは、半導体
研究２８（財団法人 半導体研究振興会 工業調査会
発行）に詳しく述べられているように、メモリーセルに
スタック型キャパシタやトレンチ型キャパシタが用いら
れている。
【０００３】図３にスタックキャパシタを用いた場合の
メモリーセルの一例を示す。図３（Ａ）は、単位メモリ
ーセルの平面図、図３（Ｂ）は、図３（Ａ）のＡ−Ａ’
矢視断面図である。
メモリーセルの一例を示す。図３（Ａ）は、単位メモリ
ーセルの平面図、図３（Ｂ）は、図３（Ａ）のＡ−Ａ’
矢視断面図である。
【０００４】図３に従い、従来用いられているスタック
型キャパシタの製造方法を説明する。まず、シリコン
（Ｓｉ）基板３１に、選択酸化（ＬＯＣＯＳ）法によ
り、フィールド酸化膜３２を形成し、所定の場所にゲー
ト酸化膜３３、ゲート電極３４、ｎ+拡散層３５からな
るトランジスタを形成する。
型キャパシタの製造方法を説明する。まず、シリコン
（Ｓｉ）基板３１に、選択酸化（ＬＯＣＯＳ）法によ
り、フィールド酸化膜３２を形成し、所定の場所にゲー
ト酸化膜３３、ゲート電極３４、ｎ+拡散層３５からな
るトランジスタを形成する。
【０００５】次いで、基板３１の全面に絶縁膜３６を形
成し、コンタクト用の開口部３７を形成する。次に、Ｃ
ＶＤ法を用い全面にポリシリコンを成長させ、導電性を
与えるため不純物として例えばリン（Ｐ）を拡散し、リ
ゾグラフィーを用いて選択的にエッチングしリシリコン
からなる蓄電電極（ストレージノード）３８を形成す
る。
成し、コンタクト用の開口部３７を形成する。次に、Ｃ
ＶＤ法を用い全面にポリシリコンを成長させ、導電性を
与えるため不純物として例えばリン（Ｐ）を拡散し、リ
ゾグラフィーを用いて選択的にエッチングしリシリコン
からなる蓄電電極（ストレージノード）３８を形成す
る。
【０００６】続いて、キャパシタ用のシリコン窒化膜と
酸化膜を積層したキャパシタ用絶縁膜３９を形成し、さ
らにその上にポリシリコンを成長させリソグラフィーに
よりプレート電極４０を形成する。以上の工程でスタッ
ク型キャパシタが形成され、コンタクトホール３７を介
してトランジスタと接続される。なお、図３において、
４１は層間絶縁膜、４２はビット線である。
酸化膜を積層したキャパシタ用絶縁膜３９を形成し、さ
らにその上にポリシリコンを成長させリソグラフィーに
よりプレート電極４０を形成する。以上の工程でスタッ
ク型キャパシタが形成され、コンタクトホール３７を介
してトランジスタと接続される。なお、図３において、
４１は層間絶縁膜、４２はビット線である。
【０００７】このように、スタック型ＤＲＡＭのメモリ
ーセルの平面図は大きく分けて、素子分離領域、ゲート
電極領域、スタックキャパシタの蓄積電極（ストレージ
ノード）とｎ+拡散層との電気的導通を取るコンタクト
領域から形成されており、これらの領域をいかに小さく
作ることができるかが、単位メモリーセルの大きさを規
定することになる。例えば、現在量産が開始されようと
しているデザインルール０．５μｍの１６ＭビットＤＲ
ＡＭでは、この単位メモリーセルの大きさはほぼ１．×
３．０μｍである（日経マイクロデバイス １２月号
１９９０年 Ｐ１０３）。従って、キャパシタ部の面積
を出来る限り小さくし、なおかつ蓄積電荷量を大きく取
ることが、ＤＲＡＭの微細化に重要な役割を果たしてい
ることになる。
ーセルの平面図は大きく分けて、素子分離領域、ゲート
電極領域、スタックキャパシタの蓄積電極（ストレージ
ノード）とｎ+拡散層との電気的導通を取るコンタクト
領域から形成されており、これらの領域をいかに小さく
作ることができるかが、単位メモリーセルの大きさを規
定することになる。例えば、現在量産が開始されようと
しているデザインルール０．５μｍの１６ＭビットＤＲ
ＡＭでは、この単位メモリーセルの大きさはほぼ１．×
３．０μｍである（日経マイクロデバイス １２月号
１９９０年 Ｐ１０３）。従って、キャパシタ部の面積
を出来る限り小さくし、なおかつ蓄積電荷量を大きく取
ることが、ＤＲＡＭの微細化に重要な役割を果たしてい
ることになる。
【０００８】最近になって、出来るだけ小さい面積で蓄
積電荷量を大きくすることができるキャパシタ構造が考
案されており、例えば円筒型構造を用いたキャパシタ
（セミコンダクターワールド１９９０年５月Ｐ１０２〜
１０７参照）がその一例である。
積電荷量を大きくすることができるキャパシタ構造が考
案されており、例えば円筒型構造を用いたキャパシタ
（セミコンダクターワールド１９９０年５月Ｐ１０２〜
１０７参照）がその一例である。
【０００９】
【発明が解決しようとする課題】しかしながら、従来方
法では以下のような問題点がある。従来のスタック型キ
ャパシタでは、６４Ｍビット以降の微細なＤＲＡＭで
は、キャパシタとして利用できる面積が小さく、蓄積電
荷量を十分に確保できないことから、安定したＤＲＡＭ
動作を行うことが困難となってきている。
法では以下のような問題点がある。従来のスタック型キ
ャパシタでは、６４Ｍビット以降の微細なＤＲＡＭで
は、キャパシタとして利用できる面積が小さく、蓄積電
荷量を十分に確保できないことから、安定したＤＲＡＭ
動作を行うことが困難となってきている。
【００１０】一方、円筒型構造においては、蓄積電荷量
を増大するためにはストレージノードとなる側壁のポリ
シリコンの高さを高くすることが必要であるが、十分な
蓄積電荷量を得るには素子の高さ方向の段差が急俊とな
り、その後の製造プロセスを困難にするといった問題が
あった。
を増大するためにはストレージノードとなる側壁のポリ
シリコンの高さを高くすることが必要であるが、十分な
蓄積電荷量を得るには素子の高さ方向の段差が急俊とな
り、その後の製造プロセスを困難にするといった問題が
あった。
【００１１】本発明は、上述の問題点を解決するために
成されたものであって、極力短い製造プロセスで、素子
の高さ方向の段差をできるだけ小さくし、蓄積電荷量を
従来に比べかなり大きくしたスタック型キャパシタを形
成することをその目的とする。
成されたものであって、極力短い製造プロセスで、素子
の高さ方向の段差をできるだけ小さくし、蓄積電荷量を
従来に比べかなり大きくしたスタック型キャパシタを形
成することをその目的とする。
【００１２】
【課題を解決するための手段】本発明は、ＭＯＳトラン
ジスタを形成し、このトランジスタ上に第１の絶縁膜を
形成した後、トランジスタのドレイン部と電気的に接続
できるコンタクトホールを開口する工程と、エッチング
溶液でのエッチングレートが異なる第１のポリシリコ
ン、第２の多層絶縁膜を積層し、エッチング処理により
この第２の絶縁膜の側面に段差を形成する工程と、第２
のポリシリコンを堆積し、エッチバックを行い前記第２
の絶縁膜の側壁部にのみポリシリコンを残すと共に第１
のポリシリコンと電気的に接続させる工程と、前記第２
の絶縁膜を除去する工程と、キャパシタ用絶縁膜を形成
した後、キャパシタ用のプレート電極と成る第３のポリ
シリコンを形成する工程と、からなる。
ジスタを形成し、このトランジスタ上に第１の絶縁膜を
形成した後、トランジスタのドレイン部と電気的に接続
できるコンタクトホールを開口する工程と、エッチング
溶液でのエッチングレートが異なる第１のポリシリコ
ン、第２の多層絶縁膜を積層し、エッチング処理により
この第２の絶縁膜の側面に段差を形成する工程と、第２
のポリシリコンを堆積し、エッチバックを行い前記第２
の絶縁膜の側壁部にのみポリシリコンを残すと共に第１
のポリシリコンと電気的に接続させる工程と、前記第２
の絶縁膜を除去する工程と、キャパシタ用絶縁膜を形成
した後、キャパシタ用のプレート電極と成る第３のポリ
シリコンを形成する工程と、からなる。
【００１３】
【作用】本発明は、円筒型のキャパシタを形成すると同
時に、円筒のポリシリコンの内側にフィンを設けること
で、極力短い製造プロセスで、素子の高さ方向の段差を
できるだけ小さくし、蓄積電荷量を従来に比べかなり大
きくしたスタック型キャパシタを形成することが可能と
なる。そして、本発明においては、従来のスタック型の
キャパシタに比べ蓄積電荷量を増大することが可能とな
るだけでなく、従来の円筒型のストレージノードと同等
の高さのストレージノードを形成した場合、約２０％蓄
積電荷量を増加することが可能となる。
時に、円筒のポリシリコンの内側にフィンを設けること
で、極力短い製造プロセスで、素子の高さ方向の段差を
できるだけ小さくし、蓄積電荷量を従来に比べかなり大
きくしたスタック型キャパシタを形成することが可能と
なる。そして、本発明においては、従来のスタック型の
キャパシタに比べ蓄積電荷量を増大することが可能とな
るだけでなく、従来の円筒型のストレージノードと同等
の高さのストレージノードを形成した場合、約２０％蓄
積電荷量を増加することが可能となる。
【００１４】
【実施例】以下、本発明の一実施例を図１及び図２に基
づいて説明する。図１及び図２は、本発明による半導体
記憶装置のキャパシタ部の製造プロセスを示す断面図で
ある。
づいて説明する。図１及び図２は、本発明による半導体
記憶装置のキャパシタ部の製造プロセスを示す断面図で
ある。
【００１５】先ず、通常の方法により、シリコン（Ｓ
ｉ）基板１に、選択酸化（ＬＯＣＯＳ）法により、フィ
ールド酸化膜２を形成し、所定の場所にゲート酸化膜
３、ゲート電極４、ｎ+拡散層５からなるＮＭＯＳトラ
ンジスタを形成する。そして、シリコン基板上１にＮＭ
ＯＳトランジスタを形成した後に、例えば２００ｎｍの
膜厚のシリコン酸化膜６をＣＶＤ法により堆積し、図示
しないレジストをマスクとして、エッチング処理を施し
てコンタクト用の開口部７を設ける（図１（Ａ）参
照）。
ｉ）基板１に、選択酸化（ＬＯＣＯＳ）法により、フィ
ールド酸化膜２を形成し、所定の場所にゲート酸化膜
３、ゲート電極４、ｎ+拡散層５からなるＮＭＯＳトラ
ンジスタを形成する。そして、シリコン基板上１にＮＭ
ＯＳトランジスタを形成した後に、例えば２００ｎｍの
膜厚のシリコン酸化膜６をＣＶＤ法により堆積し、図示
しないレジストをマスクとして、エッチング処理を施し
てコンタクト用の開口部７を設ける（図１（Ａ）参
照）。
【００１６】次に、ＣＶＤ法を用い、１００ｎｍの膜厚
のポリシリコン１１と、２００ｎｍの膜厚のシリコン窒
化膜１２と、２００ｎｍの膜厚のシリコン酸化膜１３
と、２００ｎｍの膜厚のシリコン窒化膜１４を連続して
堆積させる。その後、リソグラフィーを用いてキャパシ
タとなる部分をドライエッチング法を用いてエッチング
除去し、続いて希フッ酸をもちいてシリコン酸化膜の個
所を選択的にエッチングし、シリコン窒化膜／シリコン
酸化膜／シリコン窒化膜の三層構造の絶縁膜に段差を形
成する（図１（Ｂ）参照）。
のポリシリコン１１と、２００ｎｍの膜厚のシリコン窒
化膜１２と、２００ｎｍの膜厚のシリコン酸化膜１３
と、２００ｎｍの膜厚のシリコン窒化膜１４を連続して
堆積させる。その後、リソグラフィーを用いてキャパシ
タとなる部分をドライエッチング法を用いてエッチング
除去し、続いて希フッ酸をもちいてシリコン酸化膜の個
所を選択的にエッチングし、シリコン窒化膜／シリコン
酸化膜／シリコン窒化膜の三層構造の絶縁膜に段差を形
成する（図１（Ｂ）参照）。
【００１７】然る後、シリコン基板１全面に２００ｎｍ
の膜厚のポリシリコン膜１５を堆積し、ドライエッチン
グによるエッチバック技術を用いて、側壁部にのみポリ
シリコンを残し、続いて前記図１（Ｂ）に示す工程で堆
積させたシリコン窒化膜／シリコン酸化膜／シリコン窒
化酸膜の部分をフッ酸及び加熱リン酸を用いて除去し
て、円筒のポリシリコンの内側にフィン１５ａを有する
ストレージノード１５を形成する（図２（Ａ）参照）。
の膜厚のポリシリコン膜１５を堆積し、ドライエッチン
グによるエッチバック技術を用いて、側壁部にのみポリ
シリコンを残し、続いて前記図１（Ｂ）に示す工程で堆
積させたシリコン窒化膜／シリコン酸化膜／シリコン窒
化酸膜の部分をフッ酸及び加熱リン酸を用いて除去し
て、円筒のポリシリコンの内側にフィン１５ａを有する
ストレージノード１５を形成する（図２（Ａ）参照）。
【００１８】引き続き、図２（Ａ）の工程で形成したス
トレージノード１５上にキャパシタ絶縁膜となるシリコ
ン酸化膜／シリコン窒化膜９を積層し、続いてＣＶＤ法
によりプレート電極となるポリシリコン膜１６を形成
し、本発明によるキャパシタ部の形成が完了する（図２
（Ｂ）参照）
トレージノード１５上にキャパシタ絶縁膜となるシリコ
ン酸化膜／シリコン窒化膜９を積層し、続いてＣＶＤ法
によりプレート電極となるポリシリコン膜１６を形成
し、本発明によるキャパシタ部の形成が完了する（図２
（Ｂ）参照）
【００１９】尚、本実施例では円筒形のストレージノー
ド１５にフィン１５ａを形成するため、シリコン窒化膜
／シリコン酸化膜／シリコン窒化酸の積層構造を用いた
が、例えばＢＰＳＧ膜／シリコン酸化膜／ＢＰＳＧ膜を
積層させ、例えばＮＨ4ＯＨ＋Ｈ2Ｏ2＋Ｈ2Ｏの混合液に
よるエッチング溶液を用いることにより、ＢＰＳＧ膜と
シリコン酸化膜とのエッチングレートの違いを利用して
段差を形成することも可能である。
ド１５にフィン１５ａを形成するため、シリコン窒化膜
／シリコン酸化膜／シリコン窒化酸の積層構造を用いた
が、例えばＢＰＳＧ膜／シリコン酸化膜／ＢＰＳＧ膜を
積層させ、例えばＮＨ4ＯＨ＋Ｈ2Ｏ2＋Ｈ2Ｏの混合液に
よるエッチング溶液を用いることにより、ＢＰＳＧ膜と
シリコン酸化膜とのエッチングレートの違いを利用して
段差を形成することも可能である。
【００２０】
【発明の効果】以上のように、本発明ではキャパシタ部
にフィンを有する円筒形のストレージノードを形成する
ことにより、限られた面積の中に大きな電荷量を蓄積す
ることができるキャパシタを製造することが可能とな
り、従来のスタック型キャパシタの約１．６倍従来の円
筒型キャパシタの１．２倍の蓄積容量を達成することが
出来る。
にフィンを有する円筒形のストレージノードを形成する
ことにより、限られた面積の中に大きな電荷量を蓄積す
ることができるキャパシタを製造することが可能とな
り、従来のスタック型キャパシタの約１．６倍従来の円
筒型キャパシタの１．２倍の蓄積容量を達成することが
出来る。
【図１】この発明を用いた半導体装置のキャパシタ部の
製造プロセスを示す断面図である。
製造プロセスを示す断面図である。
【図２】この発明を用いた半導体装置のキャパシタ部の
製造プロセスを示す断面図である。
製造プロセスを示す断面図である。
【図３】従来技術で製造されるスタック型キャパシタを
用いたメモリーセル部を示し、図３（Ａ）は平面図、図
３（Ｂ）は断面図である。
用いたメモリーセル部を示し、図３（Ａ）は平面図、図
３（Ｂ）は断面図である。
１、３１ Ｓｉ基板 ２、３２ フィールド酸化膜 ３、３３ ゲート酸化膜 ４、３４ ゲート電極 ５、３５ ｎ+拡散層 ６、３６ 絶縁膜 ７、３７ 開口部（コンタクトホール） ９、３９ キャパシタ用絶縁膜 １１ ポリシリコン膜 １２ シリコン窒化膜 １３ シリコン酸化膜 １４ シリコン窒化膜 １５ ポリシリコン膜（ストレージノード） １６ ポリシリコン膜（プレート電極） ３８ ストレージノード ４０ プレート電極
Claims (1)
- 【請求項１】 ＭＯＳトランジスタを形成し、このトラ
ンジスタ上に第１の絶縁膜を形成した後、トランジスタ
のドレイン部と電気的に接続できるコンタクトホールを
開口する工程と、エッチング溶液でのエッチングレート
が異なる第１のポリシリコン、第２の多層絶縁膜を積層
し、エッチング処理によりこの第２の絶縁膜の側面に段
差を形成する工程と、第２のポリシリコンを堆積し、エ
ッチバックを行い前記第２の絶縁膜の側壁部にのみポリ
シリコンを残すと共に第１のポリシリコンと電気的に接
続させる工程と、前記第２の絶縁膜を除去する工程と、
キャパシタ用絶縁膜を形成した後、キャパシタ用のプレ
ート電極と成る第３のポリシリコンを形成する工程と、
からなる半導体記憶装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4139737A JPH05308131A (ja) | 1992-04-30 | 1992-04-30 | 半導体記憶装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4139737A JPH05308131A (ja) | 1992-04-30 | 1992-04-30 | 半導体記憶装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05308131A true JPH05308131A (ja) | 1993-11-19 |
Family
ID=15252205
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4139737A Pending JPH05308131A (ja) | 1992-04-30 | 1992-04-30 | 半導体記憶装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05308131A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR2752492A1 (fr) * | 1996-08-16 | 1998-02-20 | United Microelectronics Corp | Dispositif de memoire a semiconducteurs ayant un condensateur |
| FR2752490A1 (fr) * | 1996-08-16 | 1998-02-20 | United Microelectronics Corp | Dispositif de memoire a semiconducteurs et structure de condensateur pour ce dispositif |
| US5811848A (en) * | 1996-08-16 | 1998-09-22 | United Microelectronics Corporation | Capacitor structure for a semiconductor memory device |
-
1992
- 1992-04-30 JP JP4139737A patent/JPH05308131A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR2752492A1 (fr) * | 1996-08-16 | 1998-02-20 | United Microelectronics Corp | Dispositif de memoire a semiconducteurs ayant un condensateur |
| FR2752490A1 (fr) * | 1996-08-16 | 1998-02-20 | United Microelectronics Corp | Dispositif de memoire a semiconducteurs et structure de condensateur pour ce dispositif |
| US5811848A (en) * | 1996-08-16 | 1998-09-22 | United Microelectronics Corporation | Capacitor structure for a semiconductor memory device |
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