JPS5827669B2 - 半導体記憶装置 - Google Patents
半導体記憶装置Info
- Publication number
- JPS5827669B2 JPS5827669B2 JP54039679A JP3967979A JPS5827669B2 JP S5827669 B2 JPS5827669 B2 JP S5827669B2 JP 54039679 A JP54039679 A JP 54039679A JP 3967979 A JP3967979 A JP 3967979A JP S5827669 B2 JPS5827669 B2 JP S5827669B2
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- JP
- Japan
- Prior art keywords
- region
- mesa
- semiconductor
- oxide film
- shaped region
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- Expired
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- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Semiconductor Memories (AREA)
Description
【発明の詳細な説明】
本発明は半導体記憶装置に関し特に１ビットメモリセル
当り１トランジスタで構成されたいわゆる１トランジス
タメモリセル構造に関するものである。
当り１トランジスタで構成されたいわゆる１トランジス
タメモリセル構造に関するものである。
高集積化大容量の半導体メモリとして、１ビット当りの
構成素子数が少ない１トランジスタメモリセルを用いた
ＲＡＭ（ランダムアクセスメモリ）装置が用いられてい
る。
構成素子数が少ない１トランジスタメモリセルを用いた
ＲＡＭ（ランダムアクセスメモリ）装置が用いられてい
る。
当該メモリセルは情報蓄積部としての容量素子とこの容
量素子への書込み若しくは読出しを制御するゲートトラ
ンジスタとより構成されるが、これら素子はいわゆる平
面構造にて製造されるために、面積効率は良好でなく、
従って、一定のチップ面積上にて集積化可能なメモリ容
量は限られたものとなる。
量素子への書込み若しくは読出しを制御するゲートトラ
ンジスタとより構成されるが、これら素子はいわゆる平
面構造にて製造されるために、面積効率は良好でなく、
従って、一定のチップ面積上にて集積化可能なメモリ容
量は限られたものとなる。
従って、本発明は集積密度を更に向上させメモリ容量を
増大することができる１トランジスタメモリセル構造を
提供することを目的としている。
増大することができる１トランジスタメモリセル構造を
提供することを目的としている。
以下に本発明を図面を参照しつつ詳述する。
第１図は本発明の１実施例装置を製造するための製造工
程順の断面図である。
程順の断面図である。
Ｐ型の半導体基板１を準備し、Ａに示すようにこの基板
の一生面に選択的にＮ型の低抵抗の不純物領域２を拡散
して設ける。
の一生面に選択的にＮ型の低抵抗の不純物領域２を拡散
して設ける。
この拡散領域２はメモリ回路のビット線として用いられ
る。
る。
次にＢに示す如く、基板１の一生面上にＮ型の半導体層
を例えばエピタキシャル成長法によって形成し、この上
面において先に設けたビット線としての不純物領域２と
対向する所定部分でシリコン酸化膜４及びシリコン窒化
膜５をこの順に選択的に被着形成する。
を例えばエピタキシャル成長法によって形成し、この上
面において先に設けたビット線としての不純物領域２と
対向する所定部分でシリコン酸化膜４及びシリコン窒化
膜５をこの順に選択的に被着形成する。
この場合のエピタキシャル層３の厚さは１〜１．５μ、
シリコン酸化膜４は約５００人、シリコン窒化膜は約１
５００人とするのが好ましい。
シリコン酸化膜４は約５００人、シリコン窒化膜は約１
５００人とするのが好ましい。
そして当該シリコン窒化膜５をエツチングマスクとして
エピタキシャル層３を選択エツチングしてＣに示す構造
を得る。
エピタキシャル層３を選択エツチングしてＣに示す構造
を得る。
この状態においてＤに示すようにエツチングにより薄く
なったエピタキシャル層３の部分を酸化膜６に変換して
メサ状領域３ａを得べく、窒化膜５を耐酸化マスクとし
てエピタキシャル層を酸化し、この酸化膜６がメサ状領
域３ａの上面と略等しくなるようにするもので、いわゆ
るＬＯＣＯ８技術を用いている。
なったエピタキシャル層３の部分を酸化膜６に変換して
メサ状領域３ａを得べく、窒化膜５を耐酸化マスクとし
てエピタキシャル層を酸化し、この酸化膜６がメサ状領
域３ａの上面と略等しくなるようにするもので、いわゆ
るＬＯＣＯ８技術を用いている。
そして最上層の窒化膜５を除去した後、所定条件にて例
えばホウ素をイオン化していわゆるイオン注入技術によ
りメサ状領域３ａ内にＰ型のドープ領域７を形成し、こ
のドープ領域７によりメサ状領域が上層部８と下層部９
とに互いに分離されるようにしてＥに示す構造とする。
えばホウ素をイオン化していわゆるイオン注入技術によ
りメサ状領域３ａ内にＰ型のドープ領域７を形成し、こ
のドープ領域７によりメサ状領域が上層部８と下層部９
とに互いに分離されるようにしてＥに示す構造とする。
しかる後にＦに示す如く全面に例えばアルミニウム１０
を蒸着し、このアルミニウム膜１０をエツチングマスク
として酸化膜６をＧに示すようにエツチングする。
を蒸着し、このアルミニウム膜１０をエツチングマスク
として酸化膜６をＧに示すようにエツチングする。
この場合、Ｅにおける酸化工程により生じた酸化膜４の
オーバーハング部の直下にアルミニウム膜がないことを
利用してエツチングを行うものである。
オーバーハング部の直下にアルミニウム膜がないことを
利用してエツチングを行うものである。
そして酸化膜４及びアルミ膜１０を除去し、メサ状領域
の全表面にゲート膜としてのシリコン酸化膜１１を周知
の方法により形成する。
の全表面にゲート膜としてのシリコン酸化膜１１を周知
の方法により形成する。
このシリコン酸化膜を介してメサ状領域の上面にＨに示
す如く例えばポリシリコン１２を選択的に被着する。
す如く例えばポリシリコン１２を選択的に被着する。
最後に絶縁膜１３を介して全面にアルミニウム等の配線
層１４を被着しパターンニングをなし、第２図に示す如
き本発明のメモリセル構造をうる。
層１４を被着しパターンニングをなし、第２図に示す如
き本発明のメモリセル構造をうる。
この場合、アルミニウム層１４が制御電極になると共に
メモリのワード線ともなる。
メモリのワード線ともなる。
か＼る構成において、Ｐ型にドープされた分離領域７の
ゲート膜１１と接する部分がチャンネル領域として動作
し、この分離領域７により分断されたメサ状領域の上層
部８と、その上面のゲート酸化膜形成時に設けられたシ
リコン酸化膜と、更にこの酸化膜上に形成されたポリシ
リコン層１２とにより情報蓄積容量部が構成されること
になる。
ゲート膜１１と接する部分がチャンネル領域として動作
し、この分離領域７により分断されたメサ状領域の上層
部８と、その上面のゲート酸化膜形成時に設けられたシ
リコン酸化膜と、更にこの酸化膜上に形成されたポリシ
リコン層１２とにより情報蓄積容量部が構成されること
になる。
このポリシリコン層１２を例えば基準電位ＶＳＳに接続
して容量部の１電極とすれば、第２図の等節回路は第３
図に示す如く、ゲート用トランジスタＴ１及びコンデン
サＣ１より成る１トランジスタメモリセルが得られるこ
とが判る。
して容量部の１電極とすれば、第２図の等節回路は第３
図に示す如く、ゲート用トランジスタＴ１及びコンデン
サＣ１より成る１トランジスタメモリセルが得られるこ
とが判る。
従って、ワードラインに書込み又は読出し用の制御信号
を選択的に印加することによって分離領域７のチャンネ
ルに反転層が形成され、ゲートトランジスタＴ１がオン
となる。
を選択的に印加することによって分離領域７のチャンネ
ルに反転層が形成され、ゲートトランジスタＴ１がオン
となる。
その結果、蓄積容量部Ｃ１にビット線に応じた情報がこ
のトランジスタを介して書込まれ、また容量部Ｃ１に書
込まれている情報がトランジスタを介してビット線に読
み出される。
のトランジスタを介して書込まれ、また容量部Ｃ１に書
込まれている情報がトランジスタを介してビット線に読
み出される。
尚、上記においては半導体の導電型を特定したが、これ
に限らず他の導電型を用いてもよく、また他の製造方法
により製造してもよいことは勿論である。
に限らず他の導電型を用いてもよく、また他の製造方法
により製造してもよいことは勿論である。
本発明によれば、メサ状領域の上部を容量部とし、メサ
状領域の縦方向をトランジスタ部とする構造であるから
従来の平面構造に比し著しく面積が減少し、よって大容
量のメモリ装置が可能となる。
状領域の縦方向をトランジスタ部とする構造であるから
従来の平面構造に比し著しく面積が減少し、よって大容
量のメモリ装置が可能となる。
特に上記したＬＯＣＯ８技術を用いることにより、装置
表面の平担化が可能となると共に、寄生容量の減少によ
り高速化が期待できる。
表面の平担化が可能となると共に、寄生容量の減少によ
り高速化が期待できる。
第１図は本発明の装置を得るための製造工程順の各断面
図、第２図は本発明の１実施例を示す断面図、第３図は
第２図の等価回路図を示す。 主要部分の符号の説明、１・・・・・・半導体基板、３
ａ・・・・・・メサ状領域、７・・・・・・分離領域、
１２・・・・・・容量電極層、１４・・・・・・制御電
極及びワード線。
図、第２図は本発明の１実施例を示す断面図、第３図は
第２図の等価回路図を示す。 主要部分の符号の説明、１・・・・・・半導体基板、３
ａ・・・・・・メサ状領域、７・・・・・・分離領域、
１２・・・・・・容量電極層、１４・・・・・・制御電
極及びワード線。
Claims (1)
- 【特許請求の範囲】 １ 半導体基板上に設けられた所定導電型の半導体メサ
状領域と、前記メサ状領域内においてこの領域を上下２
層に互いに分離するように設けられた逆導電型の半導体
分離領域と、前記メサ状領域の側面における前記分離領
域の露出面を被うように絶縁膜を介して設けられた制御
電極と、前記メサ状領域上部に設けられこの領域の分離
された上層部分を１電極とする情報蓄積容量部とを含み
、前記制御電極に選択的に所定制御信号を印加して前記
分離領域を介して前記蓄積容量部に情報を書込み読出し
制御するよう構成されたことを特徴とする半導体記憶装
置。 ２ 前記蓄積容量部は前記メサ状領域の分離された上層
部分と、この上層部分上に形成されたシリコン酸化膜と
、この酸化膜上に形成された電極層とよりなることを特
徴とする特許請求の範囲第１項記載の半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP54039679A JPS5827669B2 (ja) | 1979-04-02 | 1979-04-02 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP54039679A JPS5827669B2 (ja) | 1979-04-02 | 1979-04-02 | 半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS55132062A JPS55132062A (en) | 1980-10-14 |
| JPS5827669B2 true JPS5827669B2 (ja) | 1983-06-10 |
Family
ID=12559775
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP54039679A Expired JPS5827669B2 (ja) | 1979-04-02 | 1979-04-02 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5827669B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5982761A (ja) * | 1982-11-04 | 1984-05-12 | Hitachi Ltd | 半導体メモリ |
| JPS61294854A (ja) * | 1985-06-22 | 1986-12-25 | Toshiba Corp | 半導体装置 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5543624B2 (ja) * | 1975-01-29 | 1980-11-07 |
-
1979
- 1979-04-02 JP JP54039679A patent/JPS5827669B2/ja not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| JPS55132062A (en) | 1980-10-14 |
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